1、导言
时刻数字转化（tdc）技能原本是试验核物理中的课题，跟着科学技能的不断发展，精细时刻丈量数字化技能在高能物理、雷达、激光和声纳测距、通讯测向、遥感成像等都使用了高分辩率的tdc技能，全数字集成电路的工艺简略，造价较低，规划难度较小，是电路规划人员寻求的方针，因而，全数字的tdc也成为研讨人员重视的问题，文献报导了一种全数字化的模数改换电路（adc），该办法本质上是根据全数字tdc的，以0.8μm cmos工艺在0.45mm2面积上完成了18位全数字的adc，该芯片在10ks/s采样率下可以抵达12μv分辩率，非线性度为±0.1％。文献报导了该体系的tdc原理和专用集成电路（asic），用1.5μm的cmas工艺以1.1mm2面积完成了13位的tdc，其分辩率仅为单个门的延时时刻，约0.5ns。
本文将文献的办法移植到pld中，pld包含fpga和cpld。可以有用地缩短研制周期，进步规划灵活性和重用性，下降规划本钱和流片危险，一旦规划成功，所构成的软核可以与工艺脱钩，使规划重用变得非常便利。
文献规划的tdc用环形推迟门单元（rgds）完成时刻的切割，结构如图1。该规划选用延时门组成的环形延时单元作为时刻信号的丈量根底，译码器译码作为低位数字输出，后接环形计数器记载循环次数作为高位数字输出，终究将两组数字兼并作为丈量成果输出，有用下降了延时门的运用数量，然后减小了芯片面积。
将此办法移植到fpga/cpld规划中，需处理以下几个问题：1、延时门的规划和归纳问题，2、单门电路延时时刻的离散性，使各个门有相对同等的延时时刻，3、考虑计数器最高作业频率，4、对所规划电路进行优化，使之在满意方针的状况下，占用较小的芯片资源，所选用的方针芯片经济适用。
本文在altera公司的max系列芯片上完成了上述结构的规划，仿真成果标明，在max系列中的max7000芯片可以抵达的最高时刻分辩率为3.5ns，硬件测验也是成功的。
2、根据rgds的tdc体系作业原理
根据rgds的全数字tdc体系由环形延时单元、锁存与异或单元，编码单元、计数和锁存单元四部分组成，图2是图1中前三部分的电路原理图。rgds部分由63个非门和一个与门组成，其间电路节点po至p63的状况可以反响pa脉冲在非门链中传输所抵达的方位，该方位的检测则由锁存与异或单元完成，在通常状况下，非门的输出和输入是反相的，可是关于pa信号在非门链中上传输刚好抵达的那个非门来说，其输出和输入是同相的，异或门担任检测非门链中输出和输入相同的那个非门，即可得知信号抵达的方位，然后计算出信号在rgds上的传输时刻。
计数和锁存单元是一个7位计数器，其效果是对每一次pa信号传输到终端p63后作一次计数，选用双边缘计数器，该计数相当于在整个tdc进程中的“粗计数”。粗计数加上锁存与异或单元对p0到p63之间的“细计数”，可构成一次tdc进程的完好计数。细计数的值在编码单元构成，作为总计数的低位输出。因为64个非门可以组成6位输出，加上粗计数部分的高7位，组合为该tdc体系的13位终究输出，由此可见，tdc体系的分辩率由rgds中单个门的延时决议，而时刻丈量的动态规模则主要由计数器的位宽决议，选用rgds结构的asic完成了1.5μm cmos工艺13位的tdc电路，芯片面积1.1mm2，分辩率抵达0.5ns。
3 、tdc的pld完成
将此办法移植到fpga/cpld规划要处理若干问题，eda东西对任何电路归纳扩大的是逻辑功用而非特定的电路结构，所以很难得到所需的串联延时门结构，因为可编程器件内部的布局布线不能确保延时门的一致性，将影响tdc的转化精度，严峻时乃至不能正常作业，别的，通用计数器的计数频率遭到多种要素的约束，过高的作业速度可能会导致跳码，这也使rgds的结构规划遭到必定约束。
3.1 环形延时单元的规划
如上所述，直接将上述asic规划中的环形延时单元移植到fpga/cpld中是不行行的，即便选用原理图输入的办法，经归纳器归纳后也得不到所需求的功用结构，原因很简略，eda东西做归纳时是从电路输入和输出的逻辑联系动身给出归纳成果，进奇数个非门的及联归纳为单个非门或将偶数个非门归纳为一条连接线，然后无法生成所需的延时结构，而本规划的意图是为了获得各级连非门之间的延时信息，所以简略地直接移植asic规划中的级联非门不能抵达此意图，处理办法是将非门改称二端口输入的器材，例如用二输入与门或与非门替代非门，其间一个输入端口的联接办法和非门时状况相似，构成串接联系，将一切门剩余的输入端口连接到高电平，此端口在仿真时还可以起到操控效果，但假如门的数量太少时，有可能产生一种状况，即在一切串接门上的延时总和小于计数器正常作业所需的最小时刻，此刻计数器将产生漏记或跳码现象，使rgds体系产生紊乱，而串接门的数量太多，又会使门延时时刻离散的可能性添加，一起编码器的作业速度也决议了门的数量不能太小，因而需求经过仿真获得折衷的规划。
3.2 延时门的延时离散性
与asic不同，规划者很难意料eda软件布局布线后的状况，并且各种不同结构和功用的pld布局布线的成果也不尽相同，因而很难估计单个门的延时时刻，即便经过仿真器得到一个数据，在硬件试验时，状况也会有所相同，而单个门的延时时刻是整个体系精度的根本确保，所以有必要研讨可资使用的办法。
本文从三方面考虑：1、经过削减延时环电路中门电路的数量可以有用地减小门延时时刻离散的可能性，尽可能挑选粗粒度的芯片，引起根本逻辑功用块大，串联门被装备在同一宏单元的可能性较大；3、尽可能挑选接连互联型芯片，因其布线延时是相对固定和可猜测的，可有用减小布线带来的差错。如上所述，串联门的数量要在计数器和编码器作业速度间做出平衡，依照xilinx的方针，一个16位的计数器最小时刻为4.3ns，也便是可以抵达232.558mhz的计数频率，在低于此作业频率的条件下，决议延时门的数量一般是牢靠的。
经过对max系列大部分芯片做rgds体系两个循环周期的仿真，除了max5000和max9000延时较长未做测验外，其外各种芯片的单门延时时刻在3.4－5.1ns。本规划的rgds选用了8个门组成的延时单元，在max7000芯片上完成分辩率为3.5ns的tdc体系，该体系中计数单元安稳作业在34.72mhz，计数时刻为28.8ns。
3.3 规划电路优化
这是本规划不行短少的环节，如选用max＋plusii软件时，优化前rgds单元中编码器误码率高，不能正常作业，而经优化后，可以输出安稳精确的数据，可见在移植本办法时规划优化所起的效果，仍以max＋plusii为例阐明优化的一般进程，对软件优化开关的设置如下：1、因本规划选用max系列芯片，故挑选对该芯片的多层归纳选项（multi－level synthesis for max5000/7000/9000 device）；2、在面积和速度优化选项中，挑选对面积的优化，使rgds尽可能分配到同一个lab中，3、翻开“slow slew rate”以下降开关噪声，翻开“xor synthesis”以削减芯片面积的占用。4、翻开“turbo bit”和“parallel expanders”开关，以对编码经过软件优化。
4、电路完成和仿真、测验成果
本规划以altera公司的max＋plus ii 9.23为规划东西，在max系列芯片上完成。图3为max7000系列的时序仿真成果，其间p0至p7分别为rgds电路单个门之后的电路节点，ct1［7…0］为rgds中各延时门电路的操控端，即一切二端口门中剩余的输入端子的互联，rgds正常作业时被置为高电平；rst为体系复位信号，q1为计数器输出作为tdc体系的高13位输出，为粗计数部分，q0为对rgds编码输出，作为该tdc体系的低3位输出，为细计数部分，此处还应考虑计数器延时和rgds编码输出延时之间的联系，应尽量使其同步，防止编码错位。
为了处理所规划tdc的硬件测验，专门规划了一个信号操控电路，该电路的tdc可以丈量信号产生器所产生的接连脉冲的脉宽，从脉宽的丈量可以估算出分辩率。限于条件，硬件丈量选用方针芯片max7000s系列的epm7128slc84－15，电压为5v。图4是输入脉宽和测得的计数值联系曲线，共丈量了85个值。横坐标是sp1641b型函数信号产生器产生的信号周期（ns），其对应的频率规模为1.4－3.2mhz，纵坐标是计数值。从图中曲线可以看出两者的线性联系，选用epm7128slc84－15的仿真成果，可以得到分辩率为9.8ns和tdc。经丈量，在85个测验数据中，丈量体系可以分辩出4.14－4.49ns的脉宽差，阐明硬件的实践分辩率高于仿真成果，图5是图4中信号周期从160－210ns时的扩大图，可以看出计数值无跳码，只要很小的动摇，标明规划是彻底合理可行的。因为7000s是慢速电路，依照此丈量成果，假如选用max7000系列的芯片，彻底可以抵达或高于仿真成果标明的3.5ns的分辩率。
经过仿真和硬件测验标明，该规划体系可以精确计数，各项功用均抵达预期的要求，整个规划的正确性和完好性得到验证，经优化后的规划，以max系列epm7064lc44－7为方针芯片的归纳陈述显现，其1250个门用了54％，转化率最高可达3.5ns，这标明本文的规划思维和完成办法是可行的。
5、结语
选用8个与门电路结构rgds完成的16位tdc体系，才确保计数器安稳的前提下，使rgds中单门延时的离散可能性大大减小。本规划max系列芯片max7000上完成了最高分辩率为3.5ns的tdc体系，仿真数据和硬件测验均标明计数成果安稳精确，因为选用vhdl言语完成规划，所以本规划可便利地移植到其他根据pld的规划中。
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