与传统ASIC比较，FPGA和结构化ASIC的优势在于重用灵敏性高、上市时刻快、功用佳而本钱低。FPGA和专用的IP模块可用于现有的商用AdvancedTCA渠道，可用来开发可扩展的交流接口操控器（FIC），以加速产品开发的规划并使线卡计划具有鲁棒性和本钱效益。
当今通讯和核算体系制作商正在依据模块化体系架构规划下一代渠道，以缩短开发周期、下降新设备的本钱开支，并在添加新功用和服务时最大极限地削减运营费用。模块化渠道使设备制作商能够在一套通用的构建模块上规划多种类型的体系，然后经过完成必定的规划经济效应坚持竞争力。
图1：一个SPI4.2到ASI交流接口操控器的功用图。左面是SPI4.2到NPU的接口，右边是ASI到交流结构的衔接。
完成模块化的必不行少的一步是使设备制作商一同创立一组用于电路板和机架的通用物理互连规范。AdvancedTCA便是由PCI工业核算机制作商安排（PICMG）界说的一种体系结构参数，它为比如机架尺度、线卡、I/O模块、交流接口（星状和网状结构拓扑）、额定功率等等渠道单元供给了规范规范。AdvancedTCA规范的首要方针是供给一个依据规范的硬件渠道，这个硬件渠道由机架和存储刀片、网络处理器卡、操控平面刀片，以及办理模块的组合来构建模块化运营级产品，这些产品针对电信接入会聚渠道和边际渠道使用。
AdvancedTCA背板接口的工业规范集的界说，使体系集成商在他们的交流接口卡和线卡之间互连具有更大的灵敏性和互操作性。AdvancedTCA网络接口选用敞开的接口协议，并选用子规范PICMG 3.1-3.5供给可互操作的电路板。这些子规范支撑以太网、光纤通道、Infiniband、PCI Express、StarFabric、高档交流互连（ASI）和串行RapidIO。一些大型OEM向AdvancedTCA规范的搬运标志着从定制、专有的和依据互连的渠道向依据敞开规范的COTS渠道搬运。
PCI Express和ASI
体系可扩展性和模块化需求通用互连以支撑多种使用中芯片和/或子体系的无缝集成。跟着背板功用从40Gbps提升到160乃至320Gbps，有必要细心规划以保证交流结构和数据流源头之间的接口不会呈现传输瓶颈。交流接口有必要在支撑要害的结构需求，比如数据吞吐、流操控和按流排队的一同，以杰出的信号完好性高效地传输2.5Gbps到超越10Gbps的数据流。
图2：包含ASI报头、可选的PI0和PI1报头及一个PI2报头的TLP。
PCI Express和ASI是两种规范的交流结构技能，它们有潜力使规范、最新的交流设备和交流接口器材的商场急剧添加。PCI Express具有跨过从核算到通讯生态体系的制作、技能支撑和产品开发的经济规划。把PCI Express移植到串行互连的优点在于：具有物理和功用上的可扩展性；改进了可靠性；完成了全双工传输；布线和电缆衔接更简略、本钱更低。
ASI经过界说兼容的扩展来增强PCI Express，然后处理比如对等通讯的支撑、QoS、多播和支撑多协议封装的要求。PCI Express和ASI是互补协议，许多体系两者都选用以满意现在尚无法完成的规划要求。跟着新式组帧器、网络处理单元（NPU）和交流结构选用ASI，有必要将ASI与其它接口规范桥接起来，例如与SPI3、SPI4.2和CSIX桥接。这种桥接功用能够方便地与交流接口操控器集成在一同。
FIC架构：
一个SPI4.2到ASI操控器的功用（图1）包含：
1. ASI到SPI4.2的双向桥接，可从2.5Gbps扩展到20Gbps（x1、x4或x8路）；
2. 为端点和桥接拼装和分拆ASI业务层数据包（TLP）；
3. 支撑1到64，000个衔接行列（CQ）；
4. 在SPI4.2上支撑多达16个通道；
5. 可编程通道映射到SPI4.2；
6. 支撑一个可旁路的、三个有序的和一个多播虚拟通道（VC）；
7. 可编程最大数据包长度为64到80字节；
8. 链路层依据信用量的流操控；
图3：PI2封装示例。经过去除SPI4.2协议操控字（PCW）并添加ASI报头、可选PI0和PI1报头以及PI2报头，初始SPI4.2突发数据流被转换到ASI TLP之中。
9. CRC生成和误码校验；
10. 处理接连的背靠背数据包完毕符（EOP）；
11. DIP4奇偶位生成和校验；
12. 状况通道组帧、DIP2生成和校验；
13. 状况同步生成丢失和检测；
14. 练习序列生成和检测；
15. 全同步规划（800Mbps）；
16. 与OIF兼容的SPI4阶段2；
17. 与ASI-SIG兼容，ASI中心架构规范修订版1.0。
在SPI4.2到ASI方向，必要时对进入的SPI4.2数据包进行分段，并依据流量类型（单播或多播）和等级映射到VC FIFO缓冲器。用户在SPI4到VC映射表中对缓冲到SPI4.2接口的通道映射信息进行编程，接口上的数据包依照表中所示传输到相应的缓冲器。ASI调度器读取行列并将TLP发送到交流结构。
每一个SPI4.2通道FIFO缓冲器的填充水平被转换为“空无-未满-丰满”状况，并经过接纳状况通道（RSTAT）发送到对等的SPI4.2发送器。当有空间时，在SPI4.2接口上接纳的数据包被传输到相应的VC FIFO缓冲器。
SPI4.2和每一个VC支撑最多16个通道（通道0到15）。下面是从SPI4.2到VC的演示通道分配：
1. SPI4.2通道0到7被映射为8个可旁路虚拟通道（BVC）；
2. SPI4.2通道8到11被映射为4个有序虚拟通道（OVC）；
3. SPI4.2通道12到15被映射为4个多播虚拟通道（MVC）。
ASI到SPI4.2的输出数据包流
在ASI到SPI4.2方向，选用可编程地址映射表（图2），从指定VC的交流结构输出的ASI TLP和流量等级被映射到16个SPI4.2通道中的一个。用户在VC到SPI4表中对VC到SPI4.2接口的通道映射信息进行编程。数据复用（MUX）记载表RAM（VCS4记载表RAM）包含从VC接口FIFO缓冲器读数据到把数据传送至SPI4.2接口的调度。VCS4记载表RAM有16个方位。
VCS4数据MUX和地址映射模块依据VCS4记载表RAM规则的次序从VC FIFO通道读数据。SPI4.2源模块在必要时分拆行列并重组数据包，添加SPI4.2有用载荷操控操作，并经过SPI4.2接口将它们发往NPU。SPI4.2源模块也履行信用量办理，并依据从对等的SPI4.2接纳器收到的流操控信息进行调度。
ASI供给若干协议接口（PI），它们供给可选功用或使各种协议适配到ASI根底架构。
协议接口描绘
PI0封装被用于多播路由。为0的第二个PI表明生成树数据包，非0的第二个PI表明多播路由，多播组寻址经过多播组索引字段完成。
PI1将衔接行列辨认信息传递到下流对等交流单元或端点。当产生拥塞时，下流对等交流单元能够发送辨认上游对等交流单元的违规衔接行列的PI5拥塞办理音讯。
PI2供给分段和重组（SAR）服务及封装。PI2报头包含有利于数据包描绘的包开始（SOP）和包完毕（EOP）信息。此外，PI2封装规则了能够在PI2容器内摆放有用载荷数据的可选前置块（PPD）和末块（EPD）字节。
假如SPI4.2突发数据包长度与ASI TLP有用载荷长度持平的话（图3），PI2封装能够用于描绘数据包并将数据流映射到相关域（Context）。此刻，所接纳到的SPI4.2突发数据现已被分段为ASI接口支撑的有用载荷长度。因而，以数据包描绘的观念来看，PI2只是需求表明SOP和EOP。
关于中心的突发数据，PI2 SAR代码便是“居中的”。留意，因为非EOP SPI4.2突发数据有必要是多个16字节，所以中心数据包SPI4.2有用载荷将始终是32位摆放，与ASI有用载荷匹配。
图4：在PI2分段的比如中，SPI4.2数据包被分为三个ASI TLP，去掉了SPI4.2协议操控字，关于每一个TLP，ASI报头要加上可选的PI0和PI1报头及PI2报头。
关于终端突发数据，假如在最终的TLP字中的一切字节都有用或与末块终接（terminal with end pad），则PI2 SAR代码便是“终端”，来表明最终的字中有用字节的数目。
假如SPI4.2突发数据包长度超越ASI TLP有用载荷长度的话，PI2 SAR被用于将SPI4.2数据包分段和重组。接纳到的SPI4.2突发数据包在桥接中被分段为ASI接口支撑的有用载荷的长度（图4）。
至于封装，三个TLP的PI2 SAR代码被别离设置为代表“初始”、“中心”和“停止”或“末块终接”。关于重组，来自每一个相关域的AS片段被重组成完好的数据包。一旦取得完好的数据包，它就被映射到一个SPI4.2通道并在突发数据包中输出。来自SPI4.2不同通道的突发数据包能够交错在一同。
映射流量类型、等级和意图端口
交流接口有必要与数据一同传输若干重要特点。这些特点包含流量类型（单播或多播）、等级、意图端口和拥塞办理。这些参数都在AS中得到支撑。可是，在SPI4.2中，该信息被映射在SPI4.2通道编号中或SPI4.2有用载荷内的专有报头。
SPI4.2使用三级拥塞指示（空无、未满、丰满）进行依据信用量的流操控。经过预置与空无和未满状况相对应的最大突发数据量（Maxburst1和Maxburst2），发送器会再次装满信用量。
图5：典型单10Gbps端口中的双网络处理器及装备专用FIC的全双工线卡。
ASI具有多个流操控选项：VC，它是一个依据信用量的流操控；用于源速率操控的令牌桶；依照类或许流行列的依据状况的流操控。
桥接内的拥塞办理是桥接架构和缓冲机制的不行短少的组成部分。桥接能够选用两种根本架构，或许选用具有很少或没有缓冲的直通（flow-through），或许每一个接口选用单级或两级缓冲。
在直通架构中，流操控信息被生成并在外部作用于桥上。该办法简化了桥的规划，可是，添加了源和流操控的意图端口之间的延迟时刻，因而或许需求添加缓冲资源。
在有缓冲的架构中，桥接自身遵循流操控信息，因而需求内部缓冲。内部桥接缓冲能够由两个接口同享（单级），或每一个接口装备自己的相关缓冲器，称为两级缓冲处理。
进口网络处理器接纳端口被装备为物理器材接口的SPI4，而发送端口被装备为交流接口的SPI4.2，衔接到专有的FIC（图5）。FIC支撑全双工SPI4.2接口和多达24个速率为2.5Gbps的全双工PCI Express SERDES（串行化/解串化）链路，一个10Gbps的全双工链路端口需求4个SERDES链路。不必的SERDES链路能够经过器材装备寄存器的设置来封闭供电。在这个10Gbps的比如中，NPU经过PCI本地总线接口装备EP1SGX40内部的“装备和状况”寄存器。
专有FIC参阅规划
专有FIC参阅规划渠道是选用英特尔的IXDP2401先进开发渠道规划和验证的。AdvancedTCA机架把衔接AdvancedTCA高速交流接口的两个IXMB2401网络处理器承载卡（carrier card）互连起来，承载卡是选用一块IXP2400处理器规划的PICMG3.x兼容板。承载卡选用规范组件结构，包含4个子卡槽位和一个可选交流接口儿卡槽位，以便衔接到AdvancedTCA背板上区域2的交流接口引脚。
专有的、依据FPGA的交流接口儿卡（mezzanine card）槽位的规划使其可刺进承载卡，并供给一个可重装备的FIC和可选的流量办理开发板。FIC使处理器与AdvancedTCA交流结构相互衔接。使用包含兼容PCI Express与XAUI的多通道收发器的可重复编程器件，能够供给可扩展的开发渠道，以便快速规划和验证2.5Gbps到10Gbps的AdvancedTCA FIC规划（图6）。
作业形式
参阅规划的首要作业形式接纳来自处理器进口端的32位SPI3或16位SPI4.2数据，经过FPGA集成收发器将数据撒播输到AdvancedTCA背板，并将背板数据流经过32位SPI3或16位SPI4.2接口传回处理器的出口端。
集成收发器经由处理器的SlowPort出口来装备。参阅规划支撑若干其它作业形式，包含SPI4.2接口环回、ASI接口环回、流量办理、交流结构数据包生成和监测。
FPGA和结构化ASIC FIC
选用专有的多FPGA和结构化ASIC技能，能够开发可扩展的PCI Express、ASI桥和端点。内建兼容PCI Express收发器的高密度、高功用的FPGA，能够供给：1. 具有可扩展的2.5链路的全体处理计划；2. 对每一个通道运转速率高达1Gbps的接口进行动态相位校对（DPA）；3. 多种封装挑选和高达40，000逻辑单元的密度选项。
图6：功用模块框图。
可选的FPGA结合独立的兼容PCI Express的SERDES，如PMC-Sierra的PM8358 QuadPHY 10GX器材可用于对本钱的重视超越对功用和扩展功用需求的使用，然后供给低本钱的1x、2x和4x（路）灵敏的处理计划。高密度、高功用FPGA与独立的、兼容PCI Express的SERDES的结合，可被移植到专用的结构化ASIC，以供给所需求的最高密度、最快功用和最大数量的使用。
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