１、ＣＳ５３６１的首要特性
ＣＳ５３６１是ＣＲＹＳＴＡＬ公司推出的１１４ｄＢ、１９２ｋＨｚ数据输出率的２４位Δ－Σ结构音频ＡＤ转化器，其首要特性如下：
●选用多位Δ－Σ结构；
●具有２４位转化精度；
●１１４ ｄＢ动态规模；
●总谐波失真＋噪声优于－１０５ ｄＢ；
●体系采样率高达１９２ｋＨｚ；
●功耗小于１５０ｍＷ？
●内部带有高通滤波电路或直流失调电压标定电路；
●内带线性相移数字抗混滤波器；
●支撑５Ｖ到２．５Ｖ逻辑电平；
●选用差动输入结构；
●具有溢出检测功用；
●选用２４脚ＳＯＩＣ或ＴＳＳＯＰ封装办法。
ＣＳ５３６１是供数字音频体系运用的完好的模数转化器，可完结采样、模数转化、抗混滤波等功用，并终究发生以串行形式输出的、对应于左右两个输入通道信号的２４位采样数据，并且其最高数据输出率可高达１９２ｋＨｚ。
ＣＳ５３６１芯片选用具有优秀噪声按捺才干的差动输入结构，并选用５阶多位Δ－Σ调制器，一起带稀有字滤波器和抽样器，然后避免了需求外部抗混滤波器的费事。
２、ＣＳ５３６１的引脚摆放及功用
ＣＳ５３６１选用２４脚ＳＯＩＣ或ＴＳＳＯＰ封装，引脚摆放图如图１所示。芯片内部结构图如图２所示。各引脚的功用如下：
ＲＳＴ：低功耗形式挑选端，低电平有用；
Ｍ／ Ｓ：主、从形式挑选引脚，该脚为低电平时，芯片为从作业形式；
ＬＲＣＫ：该端可用于决议当时串行数据属于左通道仍是右通道；
ＳＣＬＫ：串行移位时钟端口；
ＭＣＬＫ：调制器和数字滤波器的时钟源；
ＶＤ：芯片数字电源；
ＧＮＤ：地参阅，有必要与模仿地相连；
ＶＬ：数字输入输出部分电源；
ＳＤＯＵＴ：串行数据信号输出端；
ＭＤＩＶ：时钟分频端，该脚为高电平时，主时钟被２分频；
ＨＰＦ：高通滤波器答应端，该脚为低电平时，高通滤波器作业；
Ｉ２Ｓ／ＬＪ：数据输出格局挑选端，该脚为高电平时，输出格局为Ｉ２Ｓ，否则为左对齐输出格局；
Ｍ０、Ｍ１：操作形式挑选端；
ＯＶＦＬ：左右通道溢出指示脚；
ＡＩＮＬ＋，ＡＩＮＬ－，ＡＩＮＲ＋，ＡＩＮＲ－：别离为左右通道模仿信号的＋、－输入端；
ＶＡ：＋５Ｖ模仿电源输入端；
ＶＱ：内部静态参阅电压，运用时应衔接滤波器；
ＲＥＦＧＮＤ：内部采样电路参阅地；
ＦＩＬＴ＋：内部采样电路参阅电压。
3、根本作业原理
ＣＳ５３６１转化器作业时，应根据作业的详细需求确认作业形式、操作形式、输出格局、高通滤波形式等作业参数，下面别离介绍这些参数的含义及设置办法。
３．１ 操作形式及采样率规模挑选
ＣＳ５３６１转化器的Ｍ１、Ｍ０引脚状况可用于决议芯片的操作形式，通过设置恰当的操作形式，可使ＣＳ５３６１的输出采样率（ＦＳ）在２ｋＨｚ到１９２ｋＨｚ之间进行挑选。每种操作形式对应的采样率规模如表１所列。
关于每种操作形式，芯片的功用或许略有差异，例如，作业在单速形式时，ＣＳ５３６１的数字滤波器的通带为０～０．４７ＦＳ，阻带大于０．５８ＦＳ，阻带衰减优于９５ｄＢ，滤波器群延时为１２／ＦＳ（Ｓ）；作业在倍速形式时，ＣＳ５３６１的数字滤波器的通带为０～０．４５ＦＳ，阻带大于０．６８ＦＳ，阻带衰减优于９２ｄＢ，滤波器群延时为９／ＦＳ（Ｓ）；作业在四速形式时，ＣＳ５３６１的数字滤波器的通带为０～０．２４ＦＳ，阻带大于０．７８ＦＳ，阻带衰减优于９７ｄＢ，滤波器群延时为５／ＦＳ（Ｓ），因而，应根据实践需求恰当挑选ＣＳ５３６１的操作形式。
３．２ 体系时钟ＭＣＬＫ和ＭＤＩＶ状况
当ＣＳ５３６１的操作形式确认后，体系时钟和ＭＤＩＶ的状况将决议详细的输出采样率（ＦＳ）、左右通道时钟ＬＲＣＫ和串行移数时钟频率（ＳＣＬＫ）。
关于单速形式，其采样率规模为２～４８ｋＨｚ，因而，当ＭＤＩＶ为０时， ＭＣＬＫ的规模应为５１２ｋＨｚ～１２２８８ｋＨｚ；而当ＭＤＩＶ为１时， ＭＣＬＫ的规模应为１０２４ｋＨｚ～２４５７６ｋＨｚ；
关于倍速形式，采样率规模为４８～９６ｋＨｚ，故在ＭＤＩＶ为０时， ＭＣＬＫ的规模应为６１４４ｋＨｚ～１２２８８ｋＨｚ；为１时ＭＣＬＫ的规模应为１２２８８ｋＨｚ～２４５７６ｋＨｚ；
关于四速形式，因为其采样率规模为９６～１９２ｋＨｚ？因而，当ＭＤＩＶ为０时，ＭＣＬＫ的规模应为６１４４ ｋＨｚ～１２２８８ｋＨｚ；而当ＭＤＩＶ为１时， ＭＣＬＫ的规模则应为１２２８８ｋＨｚ～２４５７６ｋＨｚ。
３．３ 主从形式设置
通过设置芯片的第２脚为高电平可使ＣＳ５３６１进入主形式，反之进入从形式。主从形式的差异在于进入主形式时，ＬＲＣＫ、ＳＣＬＫ为输出信号？而在从形式时，ＬＲＣＫ、ＳＣＬＫ为输入信号，并应确保ＬＲＣＫ、ＳＣＬＫ与ＭＣＬＫ同步，一起应使ＬＲＣＫ＝ＦＳ、ＳＣＬＫ＝６４ＦＳ，否则将影响器材功用的发挥。规划主从形式的意图在于，多片ＡＤＣ同步作业时，能够使其间的一片作业于主形式，其它作业于从形式，从形式ＡＤＣ的ＬＲＣＫ、ＳＣＬＫ来自于主形式的ＡＤＣ，这样可确保多片ＡＤＣ的同步作业。
３．４ 高通滤波器和直流偏移标定
因为ＣＳ５３６１转化器内部集成稀有字高通滤波器。因而，可通过操控该芯片ＨＰＦ引脚的状况来操控高通滤波器的作业状况，详细的办法是：当ＨＰＦ为０时，内部高通滤波器将接连记载通道内的低频信号，并从抽样滤波器中滤除低于转机频率的低频信号，然后完成高通滤波功用。此刻高通滤波器的转机频率为１Ｈｚ，高通滤波器的树立时间为１０５／ＦＳ（ｓ）；而当ＨＰＦ为１时，高通滤波器记载的低频信号被冻住，并接连地从抽样滤波器中被扣除，然后完成直流偏移校对功用。与ＣＳ５３６１相连的模仿通道在作业时，或许会发生小的直流偏移，然后影响ＣＳ５３６１功用的发挥。因而，能够使用ＣＳ５３６１内部集成的数字高通滤波器将直流偏移校对掉，现将其作业进程阐明如下：
（１） 注册高通滤波器，等候至少１０５／ＦＳ秒的时间以树立高通滤波功用；
（２） 高通滤波器树立后，制止高通滤波器作业，冻住直流偏移值，此刻芯片的输出即为去掉直流偏移后的数据。
应当阐明的是：在此进程中，应始终保持ＣＳ５３６１处在正常作业状况。假如ＣＳ５３６１进入低功耗形式，那么高通滤波器中冻住的直流偏移值将被复位，此刻若想完成直流偏移校对功用，则有必要重复上述进程。
３．５ 数据输出格局操控
ＣＳ５３６１的数据输出格局有左对齐格局和Ｉ２Ｓ格局。通过操控Ｉ２Ｓ／ＬＪ脚的状况能够挑选数据的输出格局。
当Ｉ２Ｓ／ＬＪ为０时，数据输出格局为左对齐格局；当Ｉ２Ｓ／ＬＪ为１时，数据输出格局为Ｉ２Ｓ格局。两种格局的时序图如图３所示。
４、运用
同其它高精度ＡＤ转化器相同，ＣＳ５３６１在实践运用时，也应特别留意地线和电源线的布线。设计时有必要为ＶＡ和ＶＬ供给洁净的电源，当用ＶＤ给ＣＳ５３６１内部的数字滤波器供电时，能够通过一个电阻从ＶＡ上获取，也能够直接与体系的逻辑电源相连。而假如ＶＤ从ＶＡ上获取，则有必要确保ＶＤ不再给其它数字电路供电。电源退耦电容有必要尽或许接近ＣＳ５３６１，并且应使小容量的电容更接近ＡＤＣ。一切信号，特别是时钟信号有必要远离ＦＩＬＴ＋和ＶＱ引脚，接在ＦＩＬＴ＋和ＶＱ上的退耦电容有必要放在与ＲＥＦＧＮＤ最近的方位。为了减小数字信号搅扰，ＡＤＣ的数字输出应该只驱动ＣＭＯＳ输入端。图４是ＣＳ５３６１的典型运用电路衔接图。
因为ＡＤＣ只以有限频率采样模仿信号，因而，高于必定频率的信号或许会引起假频信号。别的，因为ＡＤＣ的输入阻抗有限，因而，在输入端还应加必定带宽的阻抗匹配电路，以改进ＡＤＣ的功用。
因为ＡＤＣ参阅电压的源阻抗以及外部滤波电容的影响，体系上电后，有必要通过一段时间，参阅电压才干安稳，因而，有必要等候一段时间后才干得到精确的丈量成果。别的在实践运用ＣＳ５３６１时，还有以下几点需求留意：
（１）ＣＳ５３６１内部的数字滤波器为线性相移滤波器，因而应根据这一特色对不同频率信号的相位作出校对；
（２）ＣＳ５３６１在开端作业时，因为要等候滤波器安稳，因而在滤波器安稳前可输出２０００个左右的无效数据，无效数据的详细个数与操作形式有关，此点应留意；
（３）ＣＳ５３６１从ＭＣＬＫ安稳到第一个数据呈现，有必定的延时，延时巨细与操作形式有关；
（４）ＣＳ５３６１转化器的四速形式和倍速形式时的信号带宽简直彻底相同，所不同的是四速形式时的输出采样率更高一些，滤波器的通频带也更宽一些，因而在满意采样率要求的前提下，应尽量选用低速操作形式，实践运用发现：ＣＳ５３６１在低速形式时的功用优于高速形式。
（５）使用ＣＳ５３６１的高通滤波器进行直流偏移校对时，它仅仅去除了做直流标定前通道所发生的直流偏移，而关于在采样进行中发生的偏移，此功用不起作用。
（６）ＣＳ５３６１的数据接口时序在左对齐格局和Ｉ２Ｓ格局时有很大的不同，这一点在运用时应引起满足的注重。
（７）ＣＳ５３６１通常以２的补码格局替换接连输出两个通道的２４位采样数据，其信号满偏电压有用值为２Ｖ，这一点对格局改换非常有用。
（８）ＣＳ５３６１的两个通道数据虽然是替换分时输出，但同一组数据的采样时间却是同步的，它们别离代表同一时间的两个通道模仿信号的值。
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