运用VIVADO对7系列FPGA的高效规划心得

跟着xilinx公司进入20nm工艺，以堆叠的办法在可编程范畴一路高歌猛进，与其配套的EDA东西——新一代高端FPGA规划软件VIVADO也备受重视和饱尝争议。我从2012年开始运用VIVADO，像一切刚推出的软件相同，在刚推出的时分都会存在一些bug，特别是VIVADO2013.2\2013.3。而最新的版别VIVADO2013.4在32位的电脑上也是经常出现运转缓慢、主动退出或挂起等现象，信任在后面的版别中这些问题会得到很好的处理。尽管存在一些bug可是它却阻挠不了VIVADO高效的规划以及杰出的布局布线作用。下面我以我工作中碰到的一个工程为例来和咱们共享一下VIVADO的高效规划带给咱们的全新感触！我的工程是一个ADC数据收集的比如，LVDS总线，12根数据线，DDR形式。依据XILINX给出的xapp585，我将串并转化1:7的规划改成了串并转化1:4。仍然运用了selecTIO资源的ISERDES。原规划框图如下：[[wysiwyg_imageupload:1348:]]其间CalibraTIonbitslipstatemachine和DeskewControl模块比较复杂并且运用了较多的算法，整个工程在ISE14.2中光归纳进程就跑了将近5分钟左右，然后布局布线就愈加的慢了。将近跑了7分钟半。后来我将整个工程移植到VIVADO2013.4中，其功率快的让我吃惊，一共加起来不超越5分钟。在运用VIVADO的进程中有以下几个亮点，让我感觉功率的确进步不少。榜首，当版别晋级后，相应的IP版别也要晋级，可是不要忧虑，VIVADO在检测到需求更新的IP后会提示你更新，只要按着它的提示进行操作就能够将一切的IP一同更新，省去了许多费事。第二，调试时，直接从netlist经过markdebug增加NET到ILA中，然后VIVADO会将相应的束缚主动增加到xdc文件中，最终经过VIVADOLogicAnalyzer来检查波形。这种办法比之前的chipscope愈加的高效！[[wysiwyg_imageupload:1349:]]第三，把握根本的几个Tcl指令，如get_cells/get_nets/get_pins/get_ports/get_clocks等，并且相对于ISE环境下的Tcl指令，这些指令都是全称加上下划线的，把握这些指令能够编成脚本，大大的进步了规划功率。