选用FPGA可编程逻辑器件和硬件描绘言语Verilog完成了时钟IP核数据传输、调时和闹铃等功用规划.在此基础上,剖析和评论IP核功用仿真和优化的办法,并经过Modelsim仿真东西和Design Compile逻辑归纳优化东西对规划进行仿真、归纳和优化,证明了规划的可行性.
带I2C接口的时钟IP核规划与优化.pdf
带I2C接口的时钟IP核规划与优化
采用FPGA可编程逻辑器件和硬件描述语言Verilog实现了时钟IP核数据传输、调时和闹铃等功能设计.在此基础上,分析和讨论IP核功能仿真和优化的方法,并通过Modelsim仿真工具和Design C
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