选用先进半导体工艺，结构化ASIC渠道可以供给更多经预界说、预验证和预扩散的金属层，并支撑各种存储器接口，能简化接口规划和时序问题。本文具体介绍了结构化ASIC渠道的这些特色和功能。
最新的ASIC规划架构可以大大地下降产品开发本钱、缩短上市时刻，而且可以完成比FPGA更强的功能。一些供货商将这种ASIC规划架构称之为“渠道ASIC”或“结构化ASIC”，这种ASIC架构十分适用于网络、存储、通讯以及数字电视之类的新式消费电子规划。渠道ASIC的开发周期从18个月削减到6至10周，并最大程度地使用规划复用，因而这种规划办法更能习惯快速改动的用户需求。
渠道ASIC架构
结构化ASIC渠道之所以可以有用节约本钱和时刻，原因在于该渠道可以供给经预界说、预验证和预扩散(pre-diffused)的层，用户可以在这些层上使用可用的金属层来添加他们特有的逻辑，然后完成规划差异化。这种结构化ASIC渠道如富士通的AccelArray规划环境。一些前期的渠道ASIC规划中较为典型的装备是选用2个“可定制”金属层。在选用0.11微米和90纳米等先进工艺技能后可用的金属层就更多了，可以用更多金属层来改进特定渠道的布线拥塞和资源利率。富士通的Accelarray技能可以供给4到5层0.11微米工艺技能的金属层定制，因而缩短上市时刻的优势显着。
一个典型的0.11微米ASIC规划本钱现在现已攀升到一百万美元，乃至更多，而渠道ASIC的非经常性工程本钱(NRE)要比它少60%到70%，这是由于需求定制的不再是整个掩模，而仅仅金属层。由于渠道ASIC可以选用业界最先进的工艺技能来制作，因而能供给比FPGA更高的密度和速度，并具有向规范单元规划移植的途径。
渠道ASIC的别的一个重要优势是无危险，且后端规划使命时刻短。经过将后端物理规划时刻缩短为4到8周，OEM工程组不再需求为工程原型等上好几个月，然后才干开端验证和评价进程。这也有助于OEM厂商最佳地办理他们的工程资源。
选用最好的渠道ASIC架构可以消除那些最冗杂和最花时刻的规划使命，如存储器刺进、测验开发和刺进，以及电源网格规划与剖析。经过选用能削减或消除串扰的专门技能，渠道ASIC可以处理扎手的信号完好性问题，并保证规划没有IR压降带来的危险。此外，经过树立预结构化(pre-structured)的时钟树，并树立包含逻辑扫描、JTAG和RAM BIST在内的一切与测验相关的组件和衔接，可以极大地缩短并简化物理规划。为了消除测验刺进，可以使用根据单元技能的预扩散触发器，这样可以使许多规划的全体功耗下降50%以上。
为了将规划周期从一般ASIC所需的18到24个月缩短到2到3个月，这些架构有必要简化时序收敛规划，由于一个1,000万门规划的时序收敛问题或许需求30天，乃至更长的时刻来处理。为了尽或许缩短时刻，渠道架构选用了预界说的时钟树和预扩散的DDR接口宏(macro)。其结果是下降了时序收敛阶段的危险，直接缩短了规划周期。
存储器接口
AccelArray可以支撑各种存储器接口，现在越来越多的使用将支撑存储器接口作为一个首要的要求。这些接口包含双倍数据率(DDR)同步DRAM、RLDRAM和快速周期RAM(FCRAM)。
每个独自的I/O都具有预先装备好的可编程宏，然后可以省掉ASIC规划中最费时刻和添加本钱的作业。DDR接口模块包含了可以满意十分严厉的DDR接口时序要求的发送和接纳端，并能供给经预验证的地图和时序。16位宽的模块可以拓宽用于32位、64位乃至更宽的总线宽度，因而具有十分大的规划灵活性。
DDR时序联系
在规划DDR接口时，ASIC规划工程师常会面临接纳与发送侧之间时序收敛的应战。在400Mbps速率和2.5ns时序余量下，64到90个每个数据通道之间的颤动和偏移有必要十分小。AceelArray之类的渠道ASIC架构供给了一个预界说的DDR宏，经过规划完成技能可支撑较低的颤动和偏移。发送器(TX)和接纳器(RX)侧都经过规划削减了输出和输入并行数据信号之间的偏移。
现在，源同步接口首要用于吞吐率低于1Gbps的DDR-DRM、QDR DRAM和RLDRAM存储器。业界专家猜测，新的PCI Express总线将改动高带宽规划的一些根本特性，并朝着有更广用处的嵌入式高速宏开展。
DDR接口要求源同步时钟和发送数据具有相同的开关速率，不需求升级到输出传输线。与单倍数据速率(SDR)接口比较，DDR接口具有明显的功能进步。
支撑笔直商场使用规划
渠道ASIC技能依赖于很多在业界广泛使用的IP，这些IP以“硬” 宏和“软”宏方法供给，这些宏可以支撑企业网络或存储区域网(SAN)等特别笔直商场使用。先进的规划架构能供给各式各样的可归纳宏，这些宏可以在规划的可定制逻辑区域完成，以可归纳的RTL方法供给，例如ARM和ARC内核、10Gb介质拜访控制器或PCB Express链路层和处理层。
富士通在年头推出了一系列具有预扩散高速串并转换器(SERDES)的笔直商场“千兆渠道”。用0.11微米工艺技能规划的这些千兆渠道具有预扩散的高速GPHY宏，可以供给速率高达3.125Gbps的点到点、全双工、差分、串行通讯链路，并支撑PCI Express、SAUI、光纤通道，以及支撑SONET规范的串行Rapid I/O和CDR宏等多种协议。SERDES带宽规模从500Mbps到3.125Gbps。这些渠道可以以全双工方法供给高达150Gbps的会聚带宽。
用于笔直商场的特别硬IP和软IP的不断添加，渠道ASIC架构供给所需支撑、接口和规划要素的才能的进步，都使得业界剖析人士信任往后3到5年内选用渠道AS%&&&&&%的规划将快速添加。经过下降本钱，节约产品商场时刻，用户可以取得更高的出资报答。
