跟着通讯、雷达技能的高速开展，安稳度高、信号品种多样、多种调制方法的高质量信号源的需求也越来越广。在电子设备的丈量、电磁环境的模仿等运用中，需求能够便利快速地发生各品种型、参数的信号。所以，研讨开发了这种依据计算机PCI总线和CPLD操控的恣意信号发生器，在PC端对信号的各种参数进行设置，实时发生所需求的各种信号。完结了多品种型、参数信号之间便利快速的切换。
1 基本原理和体系首要框图
依据PCI总线和CPLD的恣意信号发生器如图1所示，PC端的操控程序对信号的频率、相位等各种参数以及调制方法进行设置，经过PCI总线将所设置的各种参数信息传到CPLD中，CPLD依据预先编好的Verilog HDL程序，将PCI总线传来的参数信息转化成DDS的操控信息，操控DDS芯片的作业状况和写入DDS中相应的寄存器，完结DDS的装备，生成所需求的信号。
2 体系首要硬件规划
2.1 PCI总线接口部分规划
PCI总线作为计算机与外部设备的一个重要衔接总线，数据传输安稳、灵敏、传输速度快，还具有即插即用和杰出的扩展性等长处，被广泛运用在各种与计算机互联的设备中。
考虑到PCI总线的协议比较复杂，所以本规划选用了PLX公司出产的PCI接口专用芯片PCI9052用于PCI总线的操控。图2是PCI9052芯片的首要接口电路图。首要包含9052与PCI插槽间的衔接信号线、与E2PROM之间的衔接线和与部分总线之间的衔接线。与PCI插槽的信号包含地址数据复用信号AD[31：O].总线指令信号C/BE[3：0]#和PCI协议操控信号PAR，FRAME#，IRDY#，TRDY#，STOP#，IDSEL，DEVSEL#，PERR#，SERR#。与串行E2PROM的连线有4根信号线：EESK，EEDO，EEDI和EECS。本规划中需求传输的数据量比较少，一起考虑到对前期的ISA设备的兼容性，所以选用了9052中的ISA形式。在ISA形式下，9052与ISA总线的衔接有数据线LAD[7：0]，地址线ISAA[1：O]，LA[23：2]，I/O读写信号线IOWR#，IORD#，地址锁存BALE。
9052的作业方法及装备信息首要由E2PROM加载，这儿选用了Motorola公司的93LC46B，E2PROM的数据能够提早用烧写器烧好，也能够在线烧写。装备信息包含：设备号DID、制作商号VID、子设备号SDID、子制作商号SVID、中止号、设备类类型、部分空间基地址、部分空间描述符、作业形式、LOCAL端数据线的宽度、片选以及部分呼应操控CNTRL等信号。依据需求装备好这些信息，写入E2PROM中。本规划中E2PROM的装备信息如表1所示。
2.2 CPLD操控部分规划
CPLD在体系中的首要作用是用来将PCI操控器传输过来的数据，经过必定的算法处理，得到DDS外围管脚的状况及向DDS中写入操控寄存器数值，使DDS依据装备信息发生所需求的信号。
本规划中运用的CPLD是Altera公司的7000S系列，作业电压为5 V，具有192个宏单元，选用通用JTAG方法下载。CPLD与DDS之间的接口电路首要包含8位数据线D[7：O]。6位地址线ADD[5：0]，串并挑选信号PMODE，复位信号RESET，外部更新信号UDCLK、读写信号WR、RD和操控信号0RAMP、FDATA。如图3所示。
考虑到DDS信号输出的实时性和削减CPLD的宏单元的占用，本规划中运用9052的IOWR#信号去触发DDS的写入信号WR。DDS操控寄存器的写入方法有串行和并行两种，由PMODE管脚操控，当PMODE信号为高时，为并行写入形式，当PMODE信号为低时，为串行作业形式。因为规划中PCI9052写入CPLD的数据为8位并行输入，所以在这儿选用了并行的方法向DDS的操控寄存器中写入数据。写入的时序如图4所示。
CPLD的程序在Altera公司供给的QuartusⅡ开发体系下经过Verilog HDL言语来完结。在QuartusⅡ环境中，能够便利地对波形进行仿真，便于检查和修正程序中或许存在的问题。QuartusⅡ仿真环境如图5所示。
2.3 DDS输出部分规划
DDS部分电路规划除了与CPLD之间的衔接电路外，还有DDS的外围电路规划。本体系中DDS的外围电路首要包含电压转化、差分时钟信号输入和低通滤波器三个部分，如图6所示。规划中的DDS选用的是AD公司的通用DDS芯片AD9852，芯片的作业电压为3.3 V，最高体系时钟为300 MHz。
在整个体系中，PCI9052和CPLD的作业电压为5 V，所以需求将作业电压由5 V转化为DDS正常作业的3.3 V，规划中选用了专用的电压转化模块，完结电压转化作业，为DDS及其外围电路供给3.3 V作业电压。
差分时钟输入模块是为了DDS输出信号能够得到较好频谱纯洁度，本规划选用了20 MHz的有源晶振，经过MCl00LVEL16D芯片发生20 MHz的差分时钟信号，作为DDS的外部输入时钟。
为了滤去不需求的频率成分和按捺输出信号的杂散，在信号的输出部分，选用了一个π型结构的LC低通滤波器，滤波器的结构图如图7所示。
3 体系首要软件规划
体系的软件部分包含面向硬件的WDM驱动程序和面向用户的运用程序两部分，其结构如图8所示。WDM驱动担任硬件的电源办理、各种空间拜访和初始化等硬件操控操作。用户经过运用程序与驱动程序通讯、与PC机进行数据交换，传递所需参数和操控信息，再经过信号生成部分依据设置的参数发生所需求的各种信号。
本规划的软件部分开发环境为：Windows XP，WinXPDDK，MS.Net Framework SDK，DriverStudio 3.3，Win—driver5.02，VC++6.O。依据9852的作业特性，用户软件中设置了信号品种挑选、信号的频率、分频系数等参数的设置，还能够依据今后更进一步的需求，发生其他需求的各种实践信号，编译完结的软件如图9所示。实践发生的信号如图10所示。
4 结语
本文具体介绍了依据PCI总线和CPLD的恣意信号发生器的开发进程，并对其间的关键技能，如PCI总线操控、CPLD逻辑操控、DDS信号输出部分、操控软件的编写等首要部分做出剖析和研讨。提出了依据用户软件操控信号发生的恣意信号发生器的规划思路并加以完结。经过频谱仪调查实践的输出信号，信号的频谱比较纯洁，信号的款式多样，参数设置直观便利。一起供给了一个通用的软件渠道，能够依据今后的实践需求进行相关功用的扩展，以得到更多的信号款式和一些非常规信号。
