s3c2440的时钟与电源办理模块包含3个部分，时钟操控，USB操控和电源操控。时钟源如下图有两个，左面的是外部晶振供给，右边是外部时钟供给。
由这个表能够看出来时钟源的挑选是在引导的时分由OM[3:2]引脚决议的。
如图，刚上电一小段时刻后，FCLK=晶振时钟，等候4个时钟周期后，PLL锁存有用，主动刺进一段PLL Lock Time，即PLL确定时刻，此刻，FCLK中止震动，CPU中止作业，Lock time的长短由寄存器LOCKTIME设定。PLL Lock Time之后，MPLL输出正常，CPU作业在新的FCLK下。
有两个PLL，一个是MPLL，一个是UPLL。MPLL分频得到FCLK（用于CPU），HCLK（用于AHB BUS），PCLK（用于APB BUS）。UPLL发生UCLK给USB供给48M或96M时钟。上边的是s3c2440a的系统结构图，最上边的是CPU wrapper，也便是CPU核，中心的AHB BUS相当于系统总线，APB相当于IO总线。中心的Bridge相当于康柏（Compaq）公司提出的南桥。这个Bridge的效果便是衔接高速和低速总线。这种结构类似于：
