当今杂乱的FPGA含有很多用于完结各种电路与体系的功用块，比如逻辑阵列、存储器、DSP 模块、处理器、用于时序生成的锁相环 （PLL） 和推迟确定环 （DLL）、规范I/O、高速数字收发器以及并行接口（PCI、DDR 等）。这些不同的功用块一般由多个时钟驱动，FPGA 一般会归纳选用外部振荡器以及内部PLL 与DLL来生成时钟。体系规划人员有必要决议怎么归纳运用外部与内部资源来完结最佳的时钟树规划。而可编程时钟振荡器用作FPGA 体系的时序参阅，可提供一系列优势。其间首要优势是为了完结时钟树优化而进行高分辨率频率挑选时所带来的规划灵敏性。另一个巨大优势是具有能够削减电磁搅扰 （EMI） 的扩频调制功用。
内涵可编程的硅MEMS时钟振荡器架构能够协助选用FPGA的体系规划人员处理许多难题。这种微型机电体系架构能够轻松整合一些其它功用，如：用于消减EMI 的扩频时钟、用于消除颤动的数控振荡器以及高速运用中的失效维护功用。
频率挑选
一般体系需求一系列时钟频率。其间一些是规范频率，这种规范化或许是出于对职业规范强制要求的考虑（如：PCI Express要求的100MHz 频率），也或许是由于得到了广泛的运用（如：用于SATA 的75MHz 或用于PCITM 的33.333 MHz）。上述频率与 I/O接口相关在一起，以保证完结互操作性，由于接口两边或许不属于同一体系。与此相对，用户可挑选用于驱动处理器、DSP和状态机引擎的时钟频率，以优化速度、功率或资源占用。
在进行速度优化时， 应以最高时钟频率来驱动处理引擎，以使每秒运算次数到达最高。可是，时钟周期颤动有必要足够低，以保证最小时钟周期大于规划的临界时序途径，不然有或许呈现逻辑过错。频率挑选的常用办法是选用内部FPGA PLL对来自规范外部参阅振荡器的高频时钟进行归纳。此办法只要在内部 PLL 具有高频分辨率和低颤动时才有用。
某些FPGA集成了内部低噪声分数PLL，可满意所有这些要求。在这种情况下，能够选用简略的外部振荡器参阅。不过，许多情况下FPGA会选用带有环形VCO和整数反应分频器的PLL来归纳不同频率。这种PLL细巧灵敏，比较简单规划和操控，而且功耗极低。不过，运用此类内部PLL时很难一起完结高分辨率与低颤动。
图 1 为整数 PLL 的一般架构。对PLL 输出频率的编程需归纳选用预分频器 （P）、反应分频器 （M） 和后分频器 （N）来完结，如下式所示：
PLL反应环路构成一个限带操控体系。输出周期颤动首要取决于参阅时钟相位噪声 （PNIn ） 和内部 VCO 相位噪声（PNVCO），如下式所示：
输入参阅时钟相位噪声和VCO相位噪声与输出相位噪声休戚相关，别离经过低通滤波器和高通滤波器呼应来表现，如表达式中的Hin和HVCO。HVCO与Hin的截止频率直接相关。图 2 说明晰典型二阶PLL中Hin与HVCO的相互关系。最高PLL带宽取决于相位检测器的更新速率。大部分实践PLL 的最高实践带宽极限如下式所示：
例如，假如PLL输入频率是40MHz而且P=40，则最高实践PLL带宽是100kHz。
