众所周知，传统的IC规划流程一般以文本方式的阐明开端，阐明界说了芯片的功用和方针功用。大部分芯片被划分红便于操作的模块以使它们能够分配给多个规划者，而且被EDA东西以块的方式进行剖析。逻辑规划者用Verilog或VHDL言语写每一块的RTL描绘，而且仿真它们，直到这个RTL描绘是正确的。
得到RTL描绘之后，接下来便是使用逻辑归纳东西来挑选电路的拓扑结构和门的巨细。归纳东西比手艺花更少的时刻得到优化途径和电路图。归纳的电路一般逻辑功用是正确的，但时序是根据近似负载模型评价得到的。
电路规划完结之后，开端地图的完结。地图一般能够定制也能够用自动布局布线东西发生。接下来，DRC、ERC、LVS等被用来验证地图，后地图时序验证东西用从地图提取出来的电阻、电容数据来验证规划是否满意时序方针。假如电路规划阶段的时序评价不准确，地图后的时序必定不能满意，电路有必要被修正，再履行归纳到地图的进程。
在电路规划进程中，最大的应战是满意时序阐明，即时序收敛。假如时序没有问题，电路规划将变得愈加简略。现在的EDA界都意识到这一点：要想在地图阶段到达时序收敛，一般应该在归纳阶段就考虑更多的物理规划信息。因而，现在许多东西在归纳阶段进行预布局布线，以便在归纳阶段尽或许多地了解后端信息。
其实这样做并不是从本质上解决问题，因为在归纳阶段的时序评价仍是根据负载模型的理论，仅仅现在的模型比曾经的要准确一些，可是与实践的地图提取的负载仍是有差错，因而得到的时序收敛并纷歧定可信。不过这些办法能够削减迭代次数，但不能真实消除迭代。
为了预知时序，其实应该树立一个十分可信的推迟预算模型，也便是这个模型的推迟预算应该十分可信。可信是指假如它预知电路1比电路2要快，那么实践中确实是这样。可是根据负载模型的办法不是十分可信，它需求准确的寄生参数信息，但在地图没有得到的情况下，你是不行能有准确的寄生参数信息的。因而需求树立别的一个推迟模型，使得它不需求寄生参数信息也能得到可信的推迟预算。
Logical Effort办法选用的推迟预算模型便是这样的一个模型，Logical Effort办法是评价CMOS电路推迟的一个简略办法。该办法经过比较不同逻辑结构的推迟来挑选最快的候选者，该办法也能指定一条途径上恰当的逻辑状况数和逻辑门的最好晶体管巨细。它是规划前期评价可选计划的抱负办法，而且为愈加杂乱的优化供给了一个好的开端。
Logical Effort推迟模型
建模推迟的第一步是阻隔特定的集成电路加工工艺对推迟的影响。一般，把必定推迟表明为两项之积：一项是无单位的推迟d，另一项是特征化给定工艺的推迟单位τ。即dabs=dτ。τ能够核算出来，例如在0.6μm工艺下τ大约为50ps。
推迟d一般由两部分组成，一部分叫本征推迟或寄生推迟，表明为p，另一部分正比于门输出端负载的推迟，叫做effort推迟，表明为。即：d=f+p。
effort推迟依靠负载和逻辑门驱动负载的特性。咱们引进两个相关的项：Logical Effort(LE)捕捉逻辑门的特性，electrical effort(g)特征化负载的影响。即f=LE*g，所以d=LE*g+p。
Logical Effort捕捉逻辑门的拓扑结构对它发生输出电流的影响，它独立于晶体管的巨细。electrical effort即门的增益，描绘门的电子环境(即与门衔接的东西)怎样影响它的功用，也能够说门中晶体管的巨细怎样决议门的负载驱动才能。增益的简略界说是：g=Cout/Cin。其间Cout为逻辑门输出端负载的电容，Cin为逻辑门输入端的电容。
至此，咱们能够如图1所示那样来核算推迟d。
从这儿咱们看到，推迟依靠门的增益，而不是它的准确寄生参数。一起，Logical Effort理论中还有两个十分完美的定论。
少的逻辑状况纷歧定能发生最快的电路推迟。那么多少个逻辑状况将发生最快的电路推迟呢？关于反向器组成的电路，Sutherland指出：最快的反向器结构发生在Cout=3.6Cin。当Cout=3.6Cin时，咱们称反向器的负载为完美负载。咱们能够界说门的增益为Gain=Cout/(3.6*Cin)，并把它作为电路单元(cell)的推迟预算。
最快的电路拓扑结构有共同可变的Gain，因而在物理归纳阶段，能够经过细心调整Gain的值，坚持时序不变。
全新的IC规划办法
在进行IC规划进程中，最重要的便是怎样快速从RTL得到GDSⅡ。使用Logical Effort理论，咱们将树立新的%&&&&&%规划办法。
首要对归纳库进行剖析。库能够是.lib、LEF、GDSⅡ等。库中每个功用的cell会有不同的尺度表明不同的驱动才能。咱们将为这一族cell树立一个笼统cell，叫做supercell。这个supercell有固定的本征推迟和可变的巨细。在对库进行剖析时，咱们会给supercell的推迟再加上一个可变推迟。可变推迟依靠门的负载。一般库剖析得到的可变推迟是每个cell驱动它的完美负载得到的推迟，也叫做抱负可变推迟。
supercell库建好之后，使用这个库和RTL代码、规划约束等就能够进行归纳了。归纳的要害部分便是创建好的逻辑结构。任何规划都有许多种功用正确的电路结构。归纳算法的方针是发现最好的电路结构来满意时序方针。时序优化进程便是使每个可变推迟尽或许接近它的抱负可变推迟。
例如一个十分简略的库，仅仅由五个根本逻辑门组成：反向器、两输入的AND、NAND、OR和NOR门。让咱们进一步假定反向器有8个版别，而其它的门有4个版别，不同的版别表明不同的尺度，能供给不同的驱动才能。现在咱们考虑一个简略功用的RTL表明，例如w=!((!x+y)Z)。这个功用能够用不同的逻辑门拓扑结构来完结，如图2所示的三种结构。
使用supercell替代库中的门，gain-based的归纳只需求快速评价a、b、c三个结构，gain等于1的结构就能供给最好的时序解决计划，而传统的办法关于电路a就有128种挑选。因而gain-based的归纳时刻将大大削减，而且十分简略，比传统的归纳办法有更大的处理容量。
推迟核算便是使用上一节的gain-based的办法。根据supercell，时序优化规划完结之后，然后固定时序，使得接下来的布局布线与逻辑归纳操作在同一平面内。
归纳之后，规划进入到size-driven布局、load-driven布线阶段。这个时分是supercell真实扮演的时分。首要使用supercell来布局，一起保证指定的时序坚持常数。必要的时分刺进buffer，而且时钟、电源布线开端。线的负载是根据网的大局布线结构来决议。根据每个supercell看到的实践负载，动态调整supercell的巨细来满意时序预算。supercell的巨细调整好之后，就把supercell用库中有恰当驱动才能的cell来替代。这儿要害的一点便是最小或许巨细的门被选取来满意时序预算。成果芯片不再臃肿。因而会削减空间竞赛，削减功耗和信号完好性问题。
最终使用具体的布线东西来调整线宽和线的距离，以坚持原始的时序预算，而且保证信号完好。当然，在整个物理归纳进程中，咱们也会使用DRC、ERC、LVS等东西来验证各个阶段的地图，也会使用参数提取东西在各个阶段来提取参数，为supercell的巨细调整以及supercell的gain调整供给信息。
使用supercell技能，从RTL到GDSⅡ的完结的几个首要过程见图3。
这便是根据Logical Effort理论的新规划办法，特别适合于规划快速的CMOS电路。在这儿咱们只简略描绘了它的规划思维。因为仅仅开始研讨，必定会有许多过错和问题，欢迎我们指出并评论。
