1． 导言
Kicker电源是“九五”国家严重科学工程之一兰州重离子加速器冷却贮存环（HIRFL-CSR）的注入引出体系中一个重要组成部分[1] ，电源体系共包含六个分电源，它们需从一起的信号源接纳信号，因为要求它们接纳到的信号为同步信号而又因为地理位置致使其接纳的信号是不可能彻底同步的，为使其接纳到同步信号需求在各分电源前端各装备一高速脉冲数字推迟线，对输入信号进行调理使经过数字推迟线后一切信号到达同步的作用。数字推迟线要求其推迟时刻可调，时刻规模为：5ns~300ns。推迟线是用于将电信号推迟一段时刻的元件或器材，其广泛运用在雷达、电子计算机、彩色电视体系、通讯体系，以及丈量仪器中。
跟着EDA技能的广泛运用，CPLD已成为现代数字体系规划的首要手法， CPLD的时钟推迟可到达ns级，结合其并行作业方式，在超高速、实时测控方面有十分宽广的运用远景；并且CPLD具有高集成度、高可靠性，简直可将整个规划体系下载于同一芯片中，完结所谓片上体系，然后大大缩小其体积。CPLD现在正朝着更高速、更高集成度、更强功用和更灵敏的方向开展[2]。选用CPLD来完结数字推迟线体系，不光大大节约电路开发费用，并且能进步规划功率，一起还能有用完结电路的数字化与微型化。
2 数字推迟线作业原理
数字推迟线是将逻辑信号推迟一段时刻的元件或器材。一般数字推迟线的规划思路是经过两个参数彻底相同的推迟模块别离对脉冲的上升沿和下降沿进行推迟来到达脉冲信号全体推迟一段时刻的作用。而因为实际上不可能存在参数彻底相同的推迟模块使得脉冲前后沿的推迟时刻不可能彻底相同，所以这种规划的数字推迟线的推迟精度不可能很高。假如仅用一个推迟模块就能一起完结脉冲前后沿的推迟，这样就即节约了电路制造本钱又进步了推迟线的推迟精度。本文正是依据这一思维并运用CPLD芯片来完结数字推迟线的规划的。
本数字推迟线全体思维是：推迟模块在触发信号上升沿到来时开端作业，逻辑操控电路操控其输出为输入脉冲同相信号或输入脉冲反相信号，逻辑操控电路输出用于触发推迟模块，在推迟线输入脉冲上升沿到来时，逻辑操控电路输出为与输入脉冲同相信号，从而触发推迟模块，在推迟线输入脉冲下降沿到来时，逻辑操控电路输出为与输入脉冲反相信号，该信号刚好为上升沿，从而触发推迟模块进行推迟。一起该数字推迟线规划选用了反应网络结构，结构更紧凑，更安稳。具体作业原理如下：
图1 数字推迟线电路作业原理时序图
推迟线输入信号A，其反相信号 ，两信号经过逻辑操控模块其输出信号O1与其间一路信号同相，该信号接入可逆计数器模块置位端，当O1信号上升沿到来时触发可逆计数器开端计数，计数器计数完毕后输出信号CK触发T触发器使T触发器输出态Q和 反相，输出端Q为该数字推迟线的输出端，其相对输入信号A有可逆计数器计数时刻T的相对推迟，一起T触发器的输出端Q和 又作为逻辑操控模块的挑选操控信号对信号A和 进行挑选。初试状况下推迟线输入信号为低电平，T触发器输出端即推迟线输出端Q也为低电平，此刻逻辑操控模块挑选输入信号A使其输出信号O1和信号A同相，信号O1输入至计数器置位端，计数器置位端低电平有用，所以O1使可逆计数器处于置位状况，使计数器输出端状况恒处于预置位状况，计数器输出信号不发生改动，即而T触发器输出Q不发生改动，当信号A上升沿到来时，信号O1上升沿一起到来使其变为高电平，高电平触发计数器开端减计数，当计数器计数至0时，计数器输出端经或非门输出的信号CK由低电平变为高电平，该上升沿触发T触发器使其输出端Q反相，由低电平变为高电平，一起T触发器的输出端Q和 作为逻辑操控模块的挑选操控信号使其输出信号O1变为与 同相，而此刻 为低电平，所以O1信号使计数器处于置数状况输出为预置数，使得CK有变为低电平，T触发器不翻转，一切信号保持此状况不变。当输入信号A呈现下降沿，既由高电平变为低电平时，信号 呈现上升沿使得O1有低电平变为高电平，O1触发计数器减计数，减计数至0时，使得CK信号由低电平变为高电平，该上升沿触发T触发器使器输出反相，一方面使得逻辑操控模块输出信号变为与A信号同相，处于低电平使计数器处于预置数状况，使得电路状况又康复到初始状况，当输入信号A又有脉冲到来时，数字推迟线将会重复以上动作；另一方面使得输出端Q呈现下降沿，又高电平变为低电平，与输入信号A同相。整个进程来看T触发器输出Q相对输入信号A刚好有一个计数器计数时刻Δt的推迟。数字推迟线电路作业原理的时序图如图1所示。由图1还可看出，一起T触发器的输出端 也是数字推迟线输入信号 的推迟信号。所以该数字推迟线即能够推迟高电平脉冲，也能够推迟低电平脉冲。
该数字推迟线电路特色总结如下：1、电路结构相对简略，造价低价。而一般推迟线电路都需求两个彻底相同的电路别离完结对输入信号的上升沿和下降沿的等时刻推迟以完结数字推迟线的功用[3]，并且也不可能做到两电路参数彻底相同。2、逻辑功用强，该推迟线可一起完结高、低脉冲电平的推迟。3、电路为时钟脉冲守时的推迟线，特别适用于数字通讯、数字外表及运用计算机的设备中。电路延时精度仅取决于时钟脉冲CP的周期，受环境温度、电源动摇等要素的影响甚微，所以推迟时刻十分安稳、准确，最大差错仅仅1个字的计数差错，时钟频率越大，推迟精度越高。4、电路可编程端即计数器预置数端DCBA能够由程序操控，DCBA端输入不同的BCD码得到不同的推迟时刻的推迟线。推迟时刻Δt=n×1/f，其间，f为时钟脉冲CP的频率，n为DCBA输入端的BCD码对应的十进制数。5、该数字推迟线的约束是它只能处理比其推迟时刻长的脉冲信号，这也是如今数字推迟线的约束[4]，可是该电路并不约束于只能处理占空比挨近50%的脉冲信号，而是不受脉冲信号占空比的约束。
3 体系完结
图2 体系结构图
高速可程控数字推迟线体系的全体结构图如图所示。Kicker电源需求接纳三路信号：主闸流管脉冲信号（MS）、从闸流管脉冲信号（DS）和高压脉冲信号（HV），故需求完结对这三路脉冲信号的可编程推迟。体系选用CPLD完结对三路信号的高速可程控推迟，CPLD外围电路包含晶体振荡器、体系复位电路及DCBA编程。推迟时刻Δt由晶体振荡器输出时钟频率f和DCBA编程值一起确认，调理规模为(1 ~ 24-1)/f。DCBA编程值设置值为0000 ~ 1111，当时钟频率f=200MHz时，推迟时刻调理规模为5ns ~ 75ns，时刻调理精度为5ns。
CPLD芯片包含三路数字推迟线模块，单模块的数字推迟线原理图如图3所示，包含MUX模块、COUNTER_CDL模块、MYCH模块、MYTFF模块和MYSEL模块。数字推迟线模块选用VHDL言语进行编程，程序码较长，限于篇幅，不再给出其VHDL源程序码[5][6]，各模块功用如下：
图3 数字推迟线原理图
MUX模块为逻辑操控模块，输出Q由操控端SEL电平凹凸挑选输出与输入D0同相或反相。COUNTER_CDL为可逆计数器模块，依据DCBA编程设定值对信号进行推迟，MYCH模块将总线信号转化为单路信号，使输出信号仅在总线信号值为“0000”时输出信号为低电平。MYCH模块输出信号上升沿可触发MYTFF模块输出反相，MYTFF模块为T触发器，其输出即为数字推迟线信号，该信号一起作为MUX模块的操控输入端操控MUX模块的输出。当DCBA编程设定值为“0000”时，MYTFF输出信号并不是数字推迟线输入信号，即以上规划不能完结零延时，MYSEL模块为信号挑选输出模块，在DCBA编程码为“0000”时，输出为推迟线输入信号，不然，输出为编程推迟信号。
图4 EPM3032ALC44-4的I/O布局
4 仿真及波形
本体系选用的CPLD芯片为ALTERA公司的EPM3032ALC44-4芯片，其最高运转频率为227.3MHz。选用MAX+PLUSⅡ10.0软件东西开发。规划输入完结后，进行全体的编译和逻辑仿真，然后进行转化、延时仿真生成装备文件，最终下载至CPLD器材，完结结构功用装备，完结其硬件功用。CPLD芯片EPM3032ALC44-4的各管脚布局如图4所示。其间clk时钟端口选用了芯片的大局时钟端，管脚号为43，输入信号为ms、ds和hv，输出为mso、dso和hvo。各管脚序号见图4所示。
数字推迟线模块编译后进行仿真，所得仿真波形图如图5所示。DCBA编程十进制值为4，推迟线输出信号Sigout相对输入信号Signal刚好由4个时钟周期的推迟。Clk时钟频率设定为f=100MHz,即周期T=10ns，所以推迟时刻Δt=4×10=40ns. 推迟线最大推迟差错仅仅1个字的计数差错，所以时钟脉冲频率越高，差错越小，因为选用的CPLD芯片的最高运转频率为227.3MHz，所以最小推迟差错约为4.5ns。假如选用作业频率更高的CPLD芯片，可进一步进步推迟差错的精度。由守时剖析，输入信号到输出信号传达推迟为4.5ns，由时钟信号clk到输出信号的传达推迟时刻为9.1ns.
5 定论
本文作者立异点：摒弃了传统的选用两个参数彻底相同的推迟模块来完结数字推迟线的规划办法，规划了一种由单一模块可一起对脉冲上升沿和下降沿进行推迟的数字推迟线，并选用了CPLD用以完结高速可程控数字推迟线体系的规划。别的，该数字推迟线体系可经过进步晶振频率，选用速度更高的CPLD芯片来进一步下降推迟差错。本文所述体系已完结调试作业并已开端运用于兰州重离子加速器冷却贮存环（HIRFL-CSR）的Kicker电源体系中。
