0 导言
光学范畴尤其是量子光学范畴的试验常常需求进行单个相干光子的勘探用于完结试验数据的搜集。一般常用的装备是一个单光子勘探器加上一个门光子计数器，其前端的单光子勘探器用来搜集光子信号，每勘探到一个光子产生一个TTL脉冲，后端的门光子计数器用来记载该TTL上升沿数目而且与PC等其他器材通讯或许同步。APD的作业办法相对简略，而门光子计数器则因为详细试验需求不同而要求不同的作业办法，很难有一种通用的计数形式能够满意各种情况的需求。因为本钱约束，功用固定的计数器往往因为没有宽广的商场而形成价格很高。另一方面，工业和科研界购买的商用计数器往往无法满意自己的详细需求而导致作业效率低下，乃至无法满意要求。
所谓门光子计数器便是针对单自旋量子调控试验研讨中对单个光子勘探的需求所研发的。单自旋量子调控是对晶体中的缺点，如量子点和金刚石色心进行操控，其信号读出一般是经过自旋产生的单个光子进行勘探完结的。在此类试验中常用的技能有三种：门光子计数、守时计数和相关函数丈量。文中所述的体系建立了一种可扩展的通讯和操控架构能够增加不同办法的计数功用。
1 体系结构规划
全体体系结构示意图如图1所示，经过PC机的以太网口完结与计数体系的数据通讯与指令传输，PC机将作业形式挑选等指令经过网口向体系发送，而体系将在不同形式下的计数值及计数状况等数据经过网口发送到PC机，交由PC机对数据进行处理。体系的主芯片选用Xilinx的SPARTAN 3E系列的XC3S500E。体系的光子计数输入由两个BNC接口引进，这两个接口能够由FPGA进行装备，使光子计数器以不同的形式进行作业。体系的固件烧写在FLASH芯片内，SDRAM供给了大容量存储空间，用于运行时装载Microblaze软核代码、计数运用代码以及存储计数的数据。
体系以FPGA为处理中心，完结各种作业形式，其功用框图如图2所示。功用模块首要包含软核Microblaze、对外部存储器的接口MPMC、以及需求规划完结的Counterpulse IP核。在Counterpulse IP核与处理器软核之间，选用了FSL总线进行衔接，完结由Microbalze对Counterpu-lse核的装备，以及由Counterpulse核到Microblaze的数据传输。
体系作业时，由Microblaze软核经过网口接纳由PC机发送来的指令，依据指令，经过一路FSL总线对光子计数IP核进行作业形式的挑选和装备。计数IP核对外部计数源进行计数，计数的成果和状况数据经过另一路FSL总线发送到Microblaze软核，由Microblaze软核将该数据在DDRRAM内进行缓冲，并经过网口将这些数据终究发送给PC机，由PC机进行剖析处理。
体系有三种作业形式：形式一：使能计数，使能信号有用时(高电平有用)，对光子计数输入的计数脉冲信号进行计数；形式二：定周期计数，依据设定的计数周期，对光子计数输入的计数脉冲信号进行计数；形式三：发动和中止信号分隔的计时，依据输入的计数发动信号和计数中止信号(均为上升沿有用)，进行以体系基频为基准的计时，以完结函数丈量。
2 体系规划完结
2．1 体系硬件框图
计数体系硬件结构如图3所示，由FPGA、64MB的DDR存储器、16MB的FLASH存储器和10M／100M以太物理层(PHY)等组成。体系作业时，由PC机经过网口发送指令到FPGA，FPGA内部的Microblaze软核装备计数IP核的作业形式，由FPGA经过两路BNC接口对外部计数源进行计数，并将数据在DDRRAM内进行缓冲，终究将这些数据经过网口发送到PC机。
2．2 首要元器材介绍
2．2．1 FPGA芯片及其装备芯片选用
FPGA选用Xilinx公司的Spartan-3E系列XC3S500E，选用先进的90nm制作工艺出产，其器材密度为50万门。Spartan3系列的FPGA是Xilinx公司专门针对大容量、低本钱需求的电子规划而开发的，可支撑多种电平的I／O规范；含有丰厚的逻辑资源。XC3S500E具有360kbits的块RAM、73kbits的分布式RAM、10476个逻辑单元、20个18×18的乘法器和4个DCM时钟办理模块。
FPGA的装备芯片选用的是Xilinx公司的在体系可编程装备芯片XCF04S，该芯片可为XC3S500E供给易于运用、本钱低且可重复编程的装备数据存贮办法，该芯片支撑IEEE1149．1规范的JTAG鸿沟扫描测验和编程。在本体系规划中，XCF04S首要寄存用于引导Microblaze软核及运用程序的引导代码。
2．2．2 存储芯片
体系运用的RAM是Micron Technology公司的DDRSDRAM(MT46V32M16)，是一片容量为512Mbit(32Mx16)的16位总线宽度存储芯片，用于上电后加载Microblaze软核代码和运用程序代码，以及对计数数据进行缓冲。FLASH芯片是Intel StrataFlash parallel NORFlash，型号为28F256J3，存储密度为256Mbit，在本体系中用于保存Microblaze软核代码和运用程序代码。
3 功用规划完结
3．1 依据EDK的FPGA软核Microblaze的运用规划完结
体系规划东西首要选用Xilinx公司的嵌入式开发套件EDK，它是用于规划嵌入式处理体系的集成解决方案。它包含建立硬件渠道的XPS和进行软件装备的SDK。
Microblaze是Xilinx公司推出的32位软处理器核，支撑CoreConnect总线的规范外设调集。MicroBlaze处理器运行在150MHz时钟下，可供给125 D-MIPS的功用，这种高效的软核在本体系中可用于完结处理器功用，完结对计数IP核的装备，以及支撑Xilinx的clockgenerator、Et-hernet等IP核。体系对计数器的完结选用Verilog言语将计数功用编写为IP核，将其经过FSL总线挂在Microblaze软核上，以完结计数功用。
3．2 通讯协议
Microblaze到计数IP核之间的通讯数据界说如下：
计数IP核到Microblaze之间的通讯数据界说如下：
3．3 计数IP核的规划完结
3．3．1 计数IP核的结构
计数IP核选用verilog硬件言语编写，其结构如图6所示，顶层文件counterpulse3对接口进行装备，并依据FSL总线上的指令参数挑选作业形式，pulsecount1、pulsecount2和pulsecount3分别是3种作业形式的代码完结，fsloprt是与FSL进行接口的代码。
3．3．2 与FSL总线接口
fslopn．v的代码完结与FSL总线接口功用。FSL总线是单向点对点的通道，它用于完结恣意FPGA中两个模块的快速通讯。FSL总线是依据FIFO的，依据非同享的无裁定通讯机制，它的深度是能够设置的，最大能够到8k，具有高速的通讯功用，其结构如图7所示。
因为FSL总线是单向的，所以体系中选用了两条FSL总线，完结Mieroblaze到计数IP核之间的双向通讯，计数IP核在面临两条FSL总线时，担任的分别是MASTER(主)和SLAVE(从)两种人物。因而，fsloprt．v的代码应该一起满意与FSL总线接口的读和写时序。读写时序如图8和图9所示。
3．4 计数IP核和FSL总线的在EDK中的衔接完结
为了能运用FSL总线，首要应该在XPS图形界面中对Microblaze进行装备，在Buses中将Number of FSL Links设置为1。再在IP Catalog中将FSL总线加入到工程中两次。
在计数IP核编写后并归纳经往后，将该IP核导入到XPS工程中。
在XPS中，分别对Microblaze和计数IP核的MFSL和SFSL进行衔接，将Microblaze的MFSL端衔接到计数IP核的SFSL端，反之将计数IP核的MFSL端衔接到Microblaze的SFSL端。并在system．mhs中进行如下装备：
因为从计数IP到Microblaze方向数据量较大，所以对FSL总线的深度进行了装备，如上述代码中，PARAMETERC_FSL_DEPTH=128，被装备为128级深度。
4 定论
在体系的规划中，光子计数IP核与Mieroblaze软核之间经过FSL总线进行通讯，而且对FSL总线上的FIFO缓冲进行了深度扩大，大大增强了光计数数据的传输可靠性。因为体系将门光子计数的三种形式，以IP核的办法完结，相对于商场上商用的计数器来说，完结办法灵敏，易于装备和扩展，这种办法为门光子其他或许潜在的计数需求留下了扩展的根底，并具有较低的规划和出产本钱。
