1 导言
跟着芯片集成程度的飞速进步，一个电子体系或分体系可以彻底集成在一个芯片上，IC工业中构成了以片上体系SOC(System-on-Chip)技能为主的规划办法。一起IC规划能力和EDA东西却相对落后于半导体工艺技能的开展，两者之间日益加剧的距离已经成为SOC技能开展过程中一个杰出的妨碍。选用依据IP复用技能进行规划是减小这一距离专一有用的途径，IP复用技能包含两个方面的内容:IP核生成和IP核复用。文中选用IP核复用办法和SOC技能依据AVR8位微处理器AT90S1200IP Core规划专用PLC微处理器FSPLCSOC模块。
2 IP核复用
IP核复用(IP Core Reuse)是指在集成电路规划过程中，通过承继、同享或购买所需的知识产权内核(第三方IP核)，然后再使用EDA东西进行规划、归纳和验证。IP核是IP复用的载体和核心内容，依据使用需求、标准协议和行业标准的不同，IP核的内容也是千差万别的。在IC工业中，IP核被界说为用于ASIC， ASSP， PLD等芯片中，且预先界说好功用、通过验证的、可重复使用的电路功用模块，如PCI接口核、ADC核，FIR滤波器核、SDRAM控制器核等。依据IC规划层次的不同。IP核分为以下三类:软IP(Soft IP)、硬IP(Hard IP)，固IP (Firm IP)。文中首要涉及到软IP核规划和复用。软IP是可类比、归纳的硬件描绘言语(HDL)模型，通常是可归纳的RTL模型，包含逻辑描绘、网表和测验的文档(Testbench)。软IP规划周期短、投人少，与工艺无关，可灵敏批改，在规划中只须对时序、面积和功耗进行批改，可复用性最高。依据软核的规划(Soft Core-based design)是一种十分有用的SOC规划办法。它将体系的功用划分为不同的软核，包含微处理器、ALU、ROM、PC、ROM、I/0等。因为软IP核仅供给可以归纳的HDL描绘，因而复用前需求深人地了解HDL文件描绘的RTL模型，选用恰当工艺技能的标准单元库，再从头进行归纳、布局布线、后仿真提取网表、验证时序等重复作业，最终集成到SOC规划中，因而SOC规划即生成的IP核和第三方复用IP核集成整合。
3 FSPLC微处理器IP核规划
3.1 IP软核生成
文中依据AVR8位微处理器剖析实践PLC梯形图及其指令表，规划逻辑处理器LP、布尔处理器BP、存储器位接口MBI等3个模块用于进步PLC履行速度，下面以逻辑处理器LP单元模块为例，描绘IP软核生成。PLC梯形图包含8种根本电路:左分支触点LBC/非触点LBCN，右分支触点RBC/非触点RBCN， 双分支触点DBC/非触点DBCN，不分支触点NBC/不分支非触点NBCN。文中依据这8种根本电路规划一个16xl6触点矩阵电路，即逻辑处理器LP单元，矩阵中各个触点由电子电路模仿PLC梯形图根本电路。在任何一个触点上包含横线输入、竖线输入、引出输出线圈。触点矩阵中共有256个横线输入圈节点hi，240个竖线输入圈节点vi，256个输出线圈Io。当一行超越16时，转向下一行，以此构成矩阵电路，如hi[ i]，vi[ i]，lo[ i]表明某个触点的横线输入、竖线输入、输出，那么其同行的下一个触点的横线输入、竖线输入、输出分别为hi[i+ 1]、vi[i+1]、lo[i+1]，其同列的下一个触点hi[i+16]、vi[i+16]、lo[i+16]，那么输出触点的表达式为
I0[ i]=I0[i-1]hi[ i]+vi[i-16]lo[i-16]+vi[ i]lo[i+16-1]hi[ i+16] 。
以此各个触点相互相互衔接组成处理梯形图的触点矩阵。如图1所示。
图1 LP单元触点电子电路模仿
逻辑处理器LP选用Verilog描绘，凭借Model-Sim进行功用仿真，验证模块功用的正确性。LP单元功用仿真波形如图2所示。
图2 LP单元功用仿真波形
验证功用正确后，凭借Synosys的归纳东西Synplify Pro对模块进行归纳。归纳包含Compiling、Mapping、Optimization。归纳时将经ModelSim。功用仿真验证的源代码调人Synplify Pro，履行Compiler，编译后，创立束缚文件。sdc，修正束缚文件对模块增加束缚条件，包含时钟、面积、扇人扇出、延时等，增加束缚后履行归纳，发生网表文件。EDF。依据归纳后给出的。log文件调查Constraint文件中的束缚条件是否满意需求，例如依照给出的“Worst Path Information，批改束缚以满意Worst Path的要求。归纳完成后在QuartusⅡ4。0展开网表文件，布局布线后编译构成。sof文件，将此文件下级到Alters Nios开发板进行验证，验证正确后再凭借ModelSim进行时序验证。
