尽管体系级芯片(SoC)的架构师们已了解嵌入式FPGA(eFPGA)内核能怎么为他们的ASIC/SoC规划添加价值，乃至是在规划出一个具体运用之前就了解，但或许还不清楚怎么开端进行一次评价。Achronix将该阶段称为预备阶段或许Phase Zero——这是一个客户去规划其运用概念的评价期，客户能够经过运用Achronix的东西和模型来对这些概念进行测验。
以下是一种十分有用的办法，能够协助规划人员去决议eFPGA是否是其下一代SoC的正确挑选。
为什么会考虑运用eFPGA
规划人员一般会遇到各式各样的核算处理问题，常用的处理计划都是在SoC中嵌入CPU或GPU，然后依托外部的分立FPGA来进行加快。一般情况下，推进SoC规划团队去探究嵌入一个可编程阵列结构的首要动力是添加可用来处理问题的技能，运用传统办法去处理这些问题既扎手又本钱高。
运用现已在多种ASIC规划中得到验证的eFPGA半导体知识产权( IP)产品，可支撑SoC开发人员为其处理计划添加逻辑可编程才能，然后规划出能够习惯多种运用的同一款器材。在SoC中嵌入一个可编程硬件加快器不只具有与之俱来的体系级优势，eFPGA还可为SoC规划人员供给其它优势。例如，eFPGA可供给与运用相匹配的存储器、查找表(LUT)和数字信号处理器(DSP)单元模块等个性化组合。eFPGA还能够改进带宽、信号推迟、推迟时刻和功耗，最重要的是本钱方面的节约。除了这些优势以外，跟着选用eFPGA后对电源和冷却需求的下降，电路板的规划也变得更简略。终究，体系的物料清单(BoM)本钱也下降了，这是由于不再需求独立的FPGA芯片以及比如电平位移器和稳压器等一切支撑它的器材了。
一旦决议选用eFPGA途径，潜在客户心中的下一个问题都差不多是“先不要介意数据手册，重要的是我该怎么评价Speedcore eFPGA IP的才能是否可处理我的问题?”
Phase Zero预备阶段，也是协作的第一步
一般情况下，Achronix的客户是经过了解规划流程来找到对Speedcore eFPGA IP的“感觉”而开端了这个进程。该进程从运用Achronix的ACE规划东西开发样例规划开端，其间现已预备好了客户要求的许多中心功用。该进程有助于客户去了解Speedcore的规划流程和可用于支撑他们自己规划作业的资源。这个流程有助于客户进一步明晰Speedcore IP在其潜在ASIC规划中的规划理念，并且在取得终究处理计划之前对功耗和功用设定期望值。
预备阶段很快就开展成为高度协作参加阶段，该阶段可经过IP和规划流程培训、咨询问答环节、及运用评论来明晰客户对Speedcore eFPGA的评价。此项交互性作业理应同享文档、东西、专业知识和具体的技能资料，因而在Achronix和客户之间需求签署一份彼此保密协议(NDA)，以维护我们的知识产权。一旦NDA完结，Achronix将为评价人员供给登录认证信息来答应他们去下载ACE东西并激活评价用的答应。
ACE包含一个经Achronix优化的Synopsys Synplify Pro软件，以及对Speedcore IP的全面支撑。为了协助评价，ACE东西在下载时附带了两个样例性的Speedcore实例，能够用于所针对的样例规划。这两个样例实例具有不同的面积巨细和资源数量(BRAM、LUT等等)，以便于支撑ASIC规划团队去将他们的规划编译到一个Speedcore eFPGA中，然后更好地、更深化地了解规划流程和功用。
规划人员需求很多的反应——ACE规划东西会生成多个有关功用、功耗和资源运用率的陈述，也包含各种用于地图规划、布局和布线、位流数据生成、调试支撑、静态时序剖析、以及主动功用和时序仿真的东西。Achronix的运用团队将在整个进程中供给培训和支撑。
面向金属堆层的逻辑归纳
运用ACE软件东西，客户能够经过RTL逻辑归纳对Speedcore IP进行基准测验，方针是两个通用Speedcore样本实例中的一个。一般，该进程是在Achronix运用团队的协助下履行的。在这个阶段，评价人员一般会搜集资源运用率，及最高频率(fMAX)和前期的功耗调集文件。
一旦有了从开端评价中取得的数据，客户就能够确认他们自己共同的Speedcore实例所需的、适宜的资源组合——即一个能够满意他们准确需求的实例。Achronix则以估计的芯片面积和IP的纵横比、静态功耗分布图、装备时刻和可编程单元模块的准确配比作为回应。影响Speedcore实例的这些前期面积评价的变量包含规划元素自身、客户在功用和功耗之间的权衡、及客户的方针工艺节点和金属层数。
查找表和逻辑存储器现已演化
不同FPGA阵列结构之间的硬件不同一向存在。Speedcore eFPGA阵列结构根据4输入查找表，而与其它FPGA供货商的6输入查找表架构天壤之别。运用4输入查找表是一个深思熟虑的挑选，由于经历数据标明4输入查找表计划可为绝大多数今世的可编程逻辑运用供给最佳功用，并一起兼顾到芯片面积。
另一个明显区别是Speedcore阵列结构的分布式存储器。Speedcore逻辑RAM(LRAM)单元模块为4096位(被装备为128×32)，使其比其他竞争对手产品所选用的分布式存储器协议更大，因而是比如缓冲使命这样的中型运用最理想的挑选。事实上，Speedcore LRAM现已被证明特别适用于各式各样的联网和多媒体功用，包含包办理和视频处理。并且经过供给块随机存储器(BRAM)和职业抢先的LRAM，Speedcore存储器单元模块有助于规划人员去挑选适宜的存储器装备，来为其个性化的Speedcore实例优化其间每平方毫米片芯上的功用。
原始规划转化和RTL
关于eFPGA的客户来说，从曾经面向分立FPGA芯片的RTL开端不是很少见的，并且它们一般还针对某一特别的FPGA供货商的架构进行优化。为了将这些代码从头定向到Speedcore架构上，能够运用Achronix供给的IP库来协助客户将原有的Intel/Altera和Xilinx的规划转化为面向Achronix架构的规划。此外，任何开端计划用于规范单元完结的RTL都能够在方针Speedcore eFPGA上作业，但将获益于为Speedcore架构去优化代码的尽力。客户能够查阅一组已发布的代码写作最佳典范，这样就能更高效地运用Speedcore逻辑、存储器和DSP资源。
整个进程亲近协作
Achronix的运用团队常常深度参加到Speedcore客户的项目中。这种参加是Achronix和ASIC团队之间的协同评价尽力的一个正常组成部分，并有助于解说规划成果，然后推进功耗、编译时刻、装备时刻和功用方面的进一步改进。
预备阶段只是引进Speedcore的开端，它支撑规划人员去充沛探究运用一个或多个定制化Speedcore实例去布置SoC的好处。一旦预备阶段完结(可控制在只是3周之内)，剩余的便是推进规划进程向前，也便是完结授权答应协议。这样的一份协议(包含条款、条件和授权时刻)实际上与半导体职业界去购买嵌入式CPU、根据规范的电路单元模块和大多数其它嵌入式IP的答应是共同的。简而言之，确认一款Speedcore eFPGA是否是您下一个SoC开发项目的适宜挑选，便是一个直接明晰的、由Achronix团队亲近支撑的评价进程。
作者：Alok Sanghavi，Achronix Semiconductor资深产品营销司理
