摘要：在振荡信号收集和处理体系规划中，信号的处理时刻与牢靠性决议着体系使用的可行性。本文规划了一种根据FPGA的振荡信号收集处理体系，该体系经过振荡信号收集电路、抗混叠滤波电路、AD采样电路将电荷信号转化为数字信号送入FPGA，在FPGA处理规划中使用数据流操控办法并行完结了信号的采样和处理，并在数据存储和拜访进程中选用时钟时标办法判别信号采样进程中的数据丢掉状况，有用进步了振荡信号处理的实时性及牢靠性。本规划在实在环境中进行了验证，体系运转安稳牢靠，满意各项技能使用要求。
振荡现象是机械设备运转的随同进程，结构部件处于作业状况就有振荡信号发生，常见毛病经过振荡和由振荡辐射出来的噪声反映。在飞行器的健康监控和确诊进程中，作为提取毛病信息的首要手法，振荡信号的收集和处理具有特别重要的含义。
飞行器振荡进程的捕捉因为采样点数密布，传感器数量多，传感器之间同步要求高，关于振荡收集体系采样速率、采样精度和数据处理才能提出了更高的要求，单纯依托CPU完结数据采样和处理越来越无能为力。
以FPGA为代表的可编程逻辑器材以其作业安稳、速度快、灵敏的可编程才能等特色，取得了越来越广泛使用。本文提出了一种根据FPGA的振荡信号收集处理体系;该体系具有实时性高，纠错才能强等特色，选用数据流操控的办法完结了信息的并行处理，能够愈加有用的完结多通道振荡信号收集;一起为了进步数据的牢靠性选用时刻标定的办法进行数据的存储和校验。本文第一节介绍了该体系的全体规划计划，第二节、第三节介绍了电荷放大器及和混叠滤波电路的完结办法，第四节侧重介绍了FPGA的完结办法，最终介绍了计划的实践使用状况。
1 全体计划
振荡信号收集处理体系用于收集轴承的圆周运动所导致的振荡进程，振荡传感器装置在机械部件上，能够一起收集机械部件各方向的振荡量值，为到达振荡信号校验和标定的意图，结构部件上装置有光栅传感器，结构部件每滚动一周发生一个脉冲信号，该信号与振荡信号一起送入振荡收集体系用于后续处理。
本文所选用的振荡传感器为老练的商用传感器，该传感器输出信号为电荷信号，其量值与结构部件的振荡加速度成正比。振荡传感器宣布的信号经过电荷放大器电路将该信号转变为电压信号，该电压信号经抗混叠滤波处理、AD采样后转化为二进制数据，送入FPGA进行后续处理;光栅传感器发生的脉冲信号，经光电阻隔处理后送入FPGA作为时标用于后续处理;DSP从FIFO中读取采样数据，进行剖析和处理并根据处理的成果进行显现和告警。计划中AD转化电路选用16位的高精度高速AD转化芯片完结，时标采样电路选用光电阻隔器材完结。振荡信号收集处理体系原理图如图1所示。
2 电荷放大器电路规划
电荷放大器电路原理图如图2所示，放大器选用美国TI公司的TL082芯片。该芯片是选用二次离子注入Bi—FET兼容工艺制造的单片集成高输入阻抗运算放大器。电路中C1为积分电容用于完结电荷信号及电压信号的转化，C1电容的精度对整个电路精度有较大影响，应选用高精度的瓷介电容，电阻R1为反应电阻首要功用是防止电容C1呈现饱满现象，电阻R1阻值需大于等于500 kΩ。为了保护运放TL082，在其反相端串接电阻R2，为防止R2与运放TL082的输入电容构成另一个极点而使运放发生自激振荡。在R2两头并联电容C3完结相位补偿。电容C2和R2、C3并联电路相串联，作用是阻隔掉压电传感器的零漂。%&&&&&%C4、C5、C6、C7用于滤除电源上的搅扰信号。
3 抗混叠滤波电路规划
混叠现象由信号中高于采样速率一半的成分引起的，该现象会导致A/D转化后的数据波形失真，发生过错。处理办法是将信号中高于采样速率一半的频率成分滤除。这要求在采样率改变的状况下，滤波器的低通截止频率也要相应调整。滤波器MAX291合作A/D转化器的低通滤波电路能够完结程控抗混叠滤波。该器材是一款巴特沃思低通滤波器。截止频率规模从0.1 Hz到50 kHz。截止频率与输入时钟频率之比为50：1。体系能够经过FPGA分频发生5 Hz到25 MHz的方波信号，操控抗混叠滤波电路完结不同截止频率的低通滤波功用。
4 FPGA规划
文中FPGA芯片选用XILINX公司的virtex-5系列XC5VFX70芯片，该芯片具有11，200个可装备逻辑块和18KB巨细的RAM块296个，能够满意较杂乱的逻辑操控和较大的数据存储要求。FPGA操控逻辑包含数据流操控逻辑、FIFO操控逻辑、调度模块、数据存储、数据拜访等几部分。调度模块是FPGA的中心操控模块向其他模块宣布操控指令，数据流操控逻辑完结了数据由串行数据向并行数据的转化，FIFO操控逻辑完结了FIFO的写入写出操控，数据的存储和拜访操控逻辑首要用于数据的校验，FPGA逻辑组成框图如图3所示。
4.1 调度模块
调度模块是操控逻辑的中心担任和谐其他模块的作业，调度模块由输入时钟驱动，内部设置定时器周期运转为调度模块的调度供给时刻基准，定时器在每一个驱动时钟的上升沿加1，到达最大值时主动清零重新开端运转，当定时器到达某一特定的值时，调度逻辑进行逻辑判别是否需求宣布操控指令，假如逻辑判别为真则宣布调度指令发送给其他模块驱动其作业。
调度模块有2种作业状况忙状况和闲暇状况，调度模块宣布发动AD装换指令后处于忙状况，此刻调度模块只操控数据流开关进行数据读取和写入的操作，时标数据不会被写入FIFO，此刻假如体系收届时标脉冲信号，调度模块指示定时器确定其时的定时器值，不进行其他操作。当调度模块完结数据输入后进入闲暇状况，此刻假如体系收届时标脉冲信号或许在前一个忙状况体系收届时标脉冲信号，则调度模块向数据流开关宣布指令，数据流开关翻开完结定时器时钟的记载。
4.2 数据流开关
采样数据处理的实时性是FPGA规划中首要要考虑的问题，振荡信号收集进程中常会因为输入数据量过大，导致后续处理电路处于饱满状况致使数据丢掉。为处理上述问题，FPGA经过开关切换的方法将数据别离送入不同的线程进行处理。振荡传感器输出数据格局如下：(A1B1C 1D1E1F1)，(A2B2C2D2E2F2)，……(AN BN CN DN EN FN)，A、B、C、D、E、F别离代表不同方向的振荡量值。选用单通道的数据处理方法时，程序首要需完结数据的区别作业，然后完结6次数据处理进程，当一次需求处理数据量较大的状况下，体系会发生较大的推迟并导致后续数据的丢掉。为下降数据处理电路的担负，选用数据流开关将振荡传感器输出数据别离存储在不同的通道中经过数据流操控开关后数据格局如下：
通道1：A1、A2……AN;
通道2：B1、B2……BN;
通道3：C1、C2……CN;
通道4：D1、D2……DN;
通道5：E1、E2……EN;
通道6：F1、F2……FN。
仅需处理N个数据就能满意体系要求，体系关于处理才能的要求相应下降。数据流操控仿真成果如图3所示。图中AD采样数据为接连的单通道输入数据，经过AD操控指令和通道开关的操控后被别离发送到6个数据处理通道进行后续处理。
4.3 FIFO的操控
振荡数据存储在由XILINX供给的FIFO软核中。FIFO核的存储深度、数据宽度、标志位设置、存储类型和读写端口速率能够在FIFO生成时进行设置，FIFO模块生成时占用FPGA内部的BLOCK RAM，即便存储容量很小的FIFO也会占用整块BLOCK RAM。FIFO端口包含输入输出端口、读写使能、读写时钟及空满标志几部分。其间，输入输出端口与数据总线衔接用于数据传输;读写使能由操控逻辑驱动完结一次读写操作;读写时钟信号完结读域或许写域一切信号的同步;满标志标明因为该FIFO处于满状况，写操作将被疏忽，空标志标明FIFO处于空状况，读操作将不能取得正确的数据。
FIFO操控逻辑进行数据写入操作时首要判别FIFO是否处于满状况，假如FIFO处于满状况，先从FIFO中读出一条数据，然后将新数据写入FIFO中。假如FIFO不处于满状况则直接进行写操作。FIFO读操作的机遇由DSP操控，DSP内的程序首要读取空状况寄存器判别FIFO中是否存有数据，假如寄存器显现FIFO为空则撤销读操作，不然就从FIFO中读出需求的数据。IP核对使能信号的拜访时序有着严格地要求，使能信号有必要于读写时钟彻底同步，并且操控逻辑将使能信号的长度操控在一个读写时钟周期内。
4.4 数据的存储
振荡采样数据的数据量十分巨大，一旦呈现错位将无法完好复现信号的原始状况，因而在对数据进行存储的一起，对数据进行时刻符号也是十分重要的。时刻符号在一个完好的记载周期完毕时进行，调度模块操控时标开关在一切的FIFO中存入时标信息，FIFO中存储在时标曾经的数据均为本周期的数据，存储在时标信息今后的数据均为下一周期的数据，时标及数据记载格局如表1所示。表中D15，D14位是保存位用于功用扩展，D13，D12是标明存储数据是时标信号(01、02)，或许采样数据(00)。
4.5 数据的拜访
DSP进行数据复原时，拜访程序根据收集次序先从本周期开端通道开端顺次读出采样数据，当拜访程序读取到第一个时标数据后本周期数据读取完毕，拜访程序持续读取后续通道的时标信息，直至取得一切通道的时标数据后标明本次数据拜访进程完毕，假如拜访程序接连取得了一切通道的时标信息标明采样数据为完好有用的数据，不然阐明在采样进程中存在数据丢掉的现象，数据不可信不能进行后续处理，假如呈现数据丢掉现象则拜访程序将一切通道时标数据读出后本次拜访完毕。
5 完毕语
文中规划了一种根据FPGA的振荡信号收集处理体系，经过数据流办理等手法完结振荡信号的实时收集处理，本规划在实在环境中进行了验证，体系运转安稳牢靠，各项性能指标满意技能要求。
