导言
跟着电子技术的开展，对遥测信号的帧结构的可编程度、集成度的要求越来越高，用于时刻一致体系的B码源的规划也趋于高度集成化。为了习惯现代靶场实验使命的要求，咱们选用Altera的CPLD器材，将用于发生B码的各种门电路集成在一个芯片，经过高度集成的体系可以用于发生规范的串行时刻码向丈量设备发送，丈量设备对接收到的B码进行解调能发生出体系所需的肯定时刻和各种操控信号。此B码发生体系可作为基地设备检测调试用，也可作实践教育设备。
1 IRIG-B码介绍
在靶场实验中跟着设备所需信息量的添加，对规范化时统设备要求也就越来越高，其间要害的问题之一便是选用什么样的时刻码。IRIG-B(美国靶场仪器组-B型格局)DC时刻码以其实践优胜功用，成为时统设备首选的规范码型。
IRIG(Inter- Range Instrumentation Group)是美国靶场司令部委员会的部属组织，称为靶场时刻组。IRIG时刻规范有两大类：一类是并行时刻码格局，这类码由所以并行格局，传输间隔较近，且是二进制，因而远不如串行格局广泛;另一类是串行时刻码，共有六种格局，即A、B、D、E、G、H。它们的首要差别是时刻码的帧速率不同。B码的首要特点是时帧速率为1帧/s;带着信息量大，经译码后可获得1、10、100、1000c/s的脉冲信号和BCD编码的时刻信息及操控功用信息;高分辨率;调制后的B码带宽，适用于远间隔传输;分直流、沟通两种;具有接口规范化，世界通用。IRIG-B(DC)时刻码格局如图1所示。其帧速率为1帧 /s，可将1帧(1s)分为10个字，每字为10位，每位的周期均为10ms。每位都以高电平开端，其持续时刻分为3种类型：2 ms(如二进制0码和索引标志) 、5ms(如二进制1码)和8ms(如参阅码元，即每秒开端的榜首字的榜首位;方位标志P0～P9，即每个字的第十位)。榜首个字传送的s是信息，第二个字是min信息，第三个字是h信息，第四、五个字是d(从1月1日开端核算的年积日)。别的，在第八个字和第十个字平别离有3位表明上站和分站的特标操控码元(参阅图1)。
图1 IRIG-B(DC)时刻码格局
2 硬件电路规划
B码信号是否正确,是否被正确地解调出来,要害在于能否依照B码的改变规则发生预置信号。本课题的难点在于依照其自身的改变规则安排好发生B码的各种时序。
用 9个十进制计数器级联组成时钟电路，用来发生时刻信号–天、时、分、秒信号。四种信号经过缓存后次序送入并串转化电路，将并行码串行输出，由7个发生时序脉冲的4017级联发生B码所需的三种脉冲方式，经过逻辑门的操控将串行输出的时刻码转化成B码。将一切计数器、缓存器、并串转化电路、时序脉冲发生器、各种逻辑门等集成到可编程器材(CPLD)中，即用将一个完好的体系集成到一个芯片中。外围电路只需一个时钟电路和上电置数电路即可。因为选用了可编程器材,用软件编程可以把一个硬件体系集成到一个芯片中，大大简化了硬件电路，而且可以对芯片内部的电路进行仿真和屡次编程，调试起来很便利。
依据确认的计划，规划的硬件电路如图2所示。可编程器材EPM7128SLC84-15内部电路如图3所示。
图2 体系整体框图
图3 可编程芯片内部电路框图
硬件电路由可编程芯片、主时钟、置数电路三部分组成。芯片内部电路由365进制计数器、缓冲电路、并串转化电路、时序脉冲发生器及逻辑门操控电路组成。
图 2中，置数电路将预置好的时刻置入，使得芯片内部的365进制计数器从此时刻开端计数。主时钟是频率为10MHz的晶振，作为芯片内部时序脉冲发生器的时钟信号。可编程芯片内部电路规划是本课题规划的中心。图3中，时序脉冲发生器由七级4017级联而成，由外输入时钟作为榜首级的时钟。第七级发生的秒信号作为365进制计数器的时钟，该计数器组由九个十进制同步计数器74LS162组成，输出7位二进制方式的秒信号，7位分信号，6位时信号，10位天信号(分为低八位和高二位天信号两组)。输出的时刻信号送至缓冲器，由时序脉冲发生器的第六级输出周期为100ms的时钟信号作为缓冲器的内部时钟，将缓冲过的时刻信号以B码的格局次序送入并串转化电路。并串转化电路的置位信号由时序脉冲发生器第六级的Q8供给，每100ms将输入的时刻信号锁存一次，时序脉冲发生器的第五级输出的周期为10ms的时钟作为并串转化的时钟，将并行数据串行输出。时序脉冲发生器经过逻辑门的操控发生了B码的三种脉冲方式：榜首种是高电平为2 ms ，低电平为8ms的脉冲(代表逻辑0);第二种是高、低电平均为5 ms的脉冲(代表逻辑1);第三种是高电平为8 ms ，低电平为2ms的脉冲(作为方位辨认标志和参阅码元)。并串转化输出的串行码经过逻辑门的操控，码?1转化为B码脉冲的榜首种方式，码元0转化为 B码脉冲的第二种方式，行将二进制的时刻信号改变成为B码方式。参阅码元、时刻码元、方位辨认标志归纳在一起作为真实的B码输出。 function ImgZoom(Id)//从头设置图片大小 避免撑破表格 { var w = $(Id).width; var m = 650; if(w
3 首要单元电路规划
3.1 置数电路
依据课题要求，电路应具有置数功用。置数电路如图 4 所示，改善后的置数电路如图 5所示。
图4 置数电路
图5 改善的置数电路
将预置的天、时、分、秒在上电的一起置入各个计数器中。因为计数器74LS162是同步计数器，要求置数脉冲有用时(低电平有用)至少有一个时钟的上升沿。
计数器的时钟是由时序脉冲发生器供给的秒信号，为了确保在置数脉冲有用时存在一个时钟上升沿，对秒信号作如下改善：
输入信号clka 由时序脉冲发生器发生，输出信号clk 作为365进制计数器的时钟。输入输出波形联系如图 6所示。
图6 置数电路波形图
3.2 可编程芯片EPM7128SLC84-15内部电路
本部分选用层次结构的规划，由底层到顶层将杂乱的电路模块化，终究生成一个顶层模块。图7 表明内部电路的层次结构。
图7 层次结构图
最底层的四个模块别离包括四部分较杂乱的电路，将四个模块分为两组，又生成较高层的模块t1和t2，模块t1和t2终究生成最顶层的模块。采纳模块化规划的长处在于可以由底层到顶层对每一个模块别离进行仿真，有利于各个模块间时序的合作。
(1)t2模块
365进制计数器
该部分电路由九个十进制同步计数器 74LS162级联而成，称为计数链,生成的模块方式如图 8所示。
图8 计数器模块 function ImgZoom(Id)//从头设置图片大小 避免撑破表格 { var w = $(Id).width; var m = 650; if(w
缓冲电路
它的功用是将计数器输出的5组时刻信号以B码的格局替换输出。缓冲电路生成的模块如图 9所示。
图9 缓冲电路模块图
为简略起见，用VHDL言语描绘如下:
t2模块是由计数器和缓冲电路组成的较高层的模块。这个模块的功用是置数后计数器从此时刻开端按秒计数，将时刻信号以B码的格局并行输出。两个模块的衔接状况如图10所示，t2模块如图 11 所示。
图10 t2模块内部电路
图11 t2模块
(2)t1模块
并串转化电路
因为B码是串行码，须将t1模块输出的并行数据进行并串转化。并串转化电路生成的模块如图 12 所示。
图12 并串转化电路模块 function ImgZoom(Id)//从头设置图片大小 避免撑破表格 { var w = $(Id).width; var m = 650; if(w
时序脉冲发生器
该部分电路首要由七个脉冲分配器相级联和一些逻辑门操控组成。完结的首要功用有：发生B码的3种脉冲方式;供给计数器的时钟–S信号;供给缓冲电路中计数器的时钟–周期100ms;供给并串转化电路的置位信号。时序脉冲发生器生成的模块如图 13所示。
图13 时序脉冲发生器模块
t1 模块是并串转化电路和时序脉冲发生器组成的较高层的模块。这个模块的功用是将t2模块输出的并行时刻码串行输出，由时序脉冲发生器输出各种操控信号对串行码操控输出B码的三类脉冲，一起输出t2模块所需的各类时钟信号。并串转化电路模块和时序脉冲发生器模块的衔接状况见图14，t1模块见图 15。
图14 t1模块内部电路
图15 t1模块
(3)t3模块
t3模块是由t1、t2两个模块构成的最顶层的模块，其内部衔接如图16所示。
图16 t3模块内部电路图
由图16可见，t3模块(图17)将一切内部电路集成，整个电路只要32个输入端，3个输出端。将t3模块直接烧入可编程芯片即可。
图17 t3模块 function ImgZoom(Id)//从头设置图片大小 避免撑破表格 { var w = $(Id).width; var m = 650; if(w
3.3 码组成电路
可编程芯片输出了组成B码的3个分信号，经过1个或门后将3个信号组成了B码信号，如图18所示。
图18 组成B码波形图
结语
本规划的难点在于怎么正确地安排好芯片内部各个模块之间的时序。该B码源经过解调之后可以显现正确的时刻，达到了很好的作用。该B码源最大的特点是电路十分简略，可靠性较高。经过可编程芯片高度集成了一个体系，克服了以往B码源电路杂乱的缺陷。
