1、束缚的意图
介绍FPGA束缚原理，了解束缚的意图为规划服务，是为了确保规划满意时序要求，辅导FPGA东西进行归纳和完成，束缚是Vivado等东西努力完成的方针。所以首先要规划合理，才或许满意束缚，束缚反过来查看规划能否满意时序。首要涉及到xilinx vivado xdc束缚语法，给出对应的ISE ucf 语法。别的quatus的语法和xdc简直兼容，原理都相同。
时序束缚中最根本的是时钟，时钟有颤动（jitter），偏移（skew），占空比失真（duty cycle distorTIon）三种特性。
1、颤动，分为周期颤动（cycle jitter），周期差颤动（cycle to cycle jitter）和长时间颤动（long term jitter）。
2、偏移和时钟线的长度，时序单元的负载电容和个数有关。FPGA的大局时钟选用全铜工艺和树状结构，偏移十分小，能够疏忽。
3、占空比失真便是凹凸电平不对称，会吞噬时序裕量。
2、根本的时钟束缚
最简略的状况，规划只要一个时钟。这时候需要对这个时钟的周期进行束缚，（当然也能够对占空比进行束缚，默以为50%）。假定不对时钟进行束缚，咱们就不知道自己的规划是否时序收敛。简略的说，比方体系时钟是200M的，那么周期便是5ns，也便是说信号从一个寄存器出来，经过了一系列的组合逻辑，要在下一个时钟的上升沿到来之前被意图寄存器采样到。当然考虑到，实际状况还杂乱许多。
假定规划里有许多时钟，那么哪些时钟是有必要要束缚的呢？
首先是从端口进入FPGA的时钟。其他衍生时钟（如经过PLL或许MMCM生成的）跟它是同源时钟，东西会主动推导。然后是GT的rx_clk和tx_clk有必要要束缚。最终是用户自己分频发生的行波时钟（用于简略的低频使用），有必要束缚。
create_clock -name clk_200m -period 5 ［get_ports I_clk200］
3、跨时钟域cdc束缚
set_clock_groups –asynchronous -group ［get_clocks -include_generated_clocks clk_1］ \
-group ［get_clocks -include_generated_clocks clk_2］
4、input delay
input delay和output delay都是剖析的外部延时，与ISE的ucf束缚FPGA内部延时恰恰相反。
5、output delay
假定周期是10ns
OFFSET = OUT 4ns AFTER clock;
set_output_delay 6 -clock ［get_clocks ］ ［get_ports ］
经过把input output register pack到IOB中，和束缚slew能够更简单满意接口时序要求。
rtl中束缚
（* IOB = “true” *）
O_config_dat
xdc中束缚
set_property IOB true ［get_ports O_config_dat］
set_property SLEW FAST ［get_ports O_config_dat］
