我学verilog言语进行FPGA规划也就半年时刻，许多的东西便是在网上学到的，现在想说说自己对运用verilog进行FPGA规划的一些领会，我水平不高，主要是为新手朋友们介绍自己的一点经历少走点弯路。
1、verilog言语
学习verilog最重要的不是语法，“由于10%的语法就能完结90%的作业”，verilog言语常用言语便是always@（），if~else，case，assign这几个了，不必去专研冗杂的语法，有些问题等你碰到了查查书就好了。这儿引荐夏雨闻教师的《verilog数字体系规划教程》，一本很合适新手的好书。
2、硬件准则
尽管verilog言语很象c言语，但它和c言语仍是有实质的差异的，由于verilog进行的是硬件规划，你写出来的东西是实实在在电路，所以要有数字电路的常识是必定的。数字电路便是由时序电路（触发器）和组合逻辑电路（各种逻辑门）构成的，用verilog写的程序在FPGA完成便是触发器和逻辑门，所以最重要的便是“你对你写的言语生成的电路心中有数”，做到这一点你就不会有写出来的程序不能归纳的费事，电路的冗余逻辑必定也是最少的。还要留意一点便是verilog程序是并行的，不是象c那样是次序履行的，这是由于fpga硬件可装备，可构成不同的使命单元一起作业;而单片机这种根据通用意图，硬件结构也固定了，它处理使命只能一件一件次序的进行。
3、同步准则
在进行FPGA规划的时分，同步准则应该是最重要的准则之一了，由于异步电路的不可控性，很可能有毛刺发生，而在芯片内部的任何一点毛刺都会一级一级的传递下去，终究影响体系的安稳性。同步准则用一句话来总结便是“不要企图发生自己的时钟”，最好一个规划或许一个模块只运用同一个时钟，这样一切的触发器都在同一个时钟沿跳变，当然最安稳了，体系也能跑到很高的速度。一个小技巧便是多运用触发器的使能端和取沿电路。
4、养成好的代码习气
许多的细节，比方缩进、命名、参数化、组合逻辑和时序逻辑别离、注释等等，也便是我们说的代码风格。这个其实很重要，最好在一开端就养成好的习气，这样会为你今后的作业节约许多时刻，也会大大提高作业的质量。不留意这个将很吃许多的苦头 ，细节决定胜败啊。
5、东西
东西永久便是东西，最重要的是学会怎样运用它，不必去研讨它，用的多了天然就熟练了，遇到那个问题了天然就会去找到问题的答案，不必开端就抱着东西的手册狂看，问问他人很简略的。
