ADI:剖析、优化和消除带VCO的锁相环在高达13.6 GHz处的整数鸿沟杂散

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锁相环 (PLL) 和压控振荡器 (VCO) 输出特定频率的RF信号，抱负状况下此信号应当是输出中的仅有信号。但事实上，输出中存在搅扰杂散信号和相位噪声。本文评论最费事的杂散信号之一——整数鸿沟杂散——的仿真与消除。

仅可作业在鉴频鉴相器参阅频率整数倍的PLL和VCO组合 (PLL/VCO) 称为整数N分频PLL。具有更精密频率步进的PLL/VCO称为小数N分频PLL。小数N分频PLL/VCO灵活性更高，运用更广。小数N分频PLL能以参阅速率调制PLL中的反应途径，然后完成该方针。小数N分频PLL/VCO比较鉴相器参阅频率尽管具有更为精密的频率步进，但它会发生称为整数鸿沟杂散 (IBS) 的杂散输出。整数鸿沟杂发出生在PLL鉴频鉴相器参阅（或比较）频率 (_fPFD) 的整数倍（1、2、3 … 20、21 …）之处。例如，假定f_PFD = 100 MHz，则整数鸿沟杂散将坐落100 MHz、200 MHz、300 MHz … 2000 MHz、2100 MHz。在所需VCO输出信号为2001 MHz的体系中，IBS将坐落2000 MHz——比较所需信号偏移1 MHz。由于PLL体系的有用采样，这种偏移1 MHz的IBS混叠至所需信号的两边。因此，当所需输出为2001 MHz时，杂散信号将坐落2000 MHz和2002 MHz。

整数鸿沟杂散不受欢迎的两个首要原因：

• 假如它们间隔载波（希望信号）频偏小，则IBS功率会对相位噪声积分发生奉献。
• 假如它们间隔载波（希望信号）频偏大，则IBS将调制/解调相邻通道至方针通道，导致体系失真。

在某些体系中，高整数鸿沟杂闭会导致部分输出通道无法运用。假如某个体系在特定频谱带宽内有1000个通道，而且10% 通道内的杂散信号高于某个功率水平，那么这100个通道或许无法运用。在频谱带宽本钱昂扬的协议中，假如有10%的通道不行用，那么这将是一种糟蹋。

当整数鸿沟脱离方针输出频率而落在PLL带宽内的时分，整数鸿沟杂散最强。也便是说，假如输出频率为2000.01 MHz，而且环路带宽为50 kHz，则IBS最大。跟着输出频率远离整数鸿沟，IBS功率也随之以可核算和可重复的方式下降。ADI公司的全新免费仿真器——ADIsimFrequencyPlanner™——选用这种可猜测的特性来准确仿真整数鸿沟杂散功率（及其它）。

图1显现了最差状况下的整数鸿沟杂散功率，此刻各输出频率规模为1900 MHz至2150 MHz（1 MHz步进频率）。能够看到，在2001 MHz时，最差状况IBS功率为 –70 dBc（载波功率以下70 dB）。在2000 MHz处没有IBS，由于输出频率落在整数鸿沟上。IBS功率跟着载波远离整数鸿沟而下降，直到载波开端挨近下一个整数鸿沟。

落在两个整数鸿沟（图1中的2049 MHz和2051 MHz）之间的一半处的杂散信号，归于二阶整数鸿沟杂散。二阶整数鸿沟杂散出现在整数鸿沟之间的一半方位。通常状况下，二阶IBS比一阶IBS低10 dB至20 dB。ADIsimFrequencyPlanner能够仿真一阶、二阶、三阶、四阶和五阶整数鸿沟杂散。

假定某个调制计划声明整数鸿沟杂散功率高于 –80 dBc的通道不行用；那么，图1中大约有10% 的通道将不再可用。为了处理这个问题，ADIsimFrequencyPlanner能够优化PLL/VCO装备以便下降（而且在大多数状况下消除）整数鸿沟杂散。前文说到整数鸿沟杂发出生在PFD频率的整数倍之处，而且在接近载波频率时最大。假如能够改动PFD频率，使PFD频率的整数倍落在足够大的载波频率偏移频率处，那么IBS功率将下降至不会发生问题的水平。这便是ADIsimFrequencyPlanner算法所做的工作——ADIsimFrequencyPlanner核算一阶到五阶整数鸿沟杂散的相对功率，并找到最优处理计划，使VCO输出的整数鸿沟杂散最低。

怎么改动PFD频率？一般来说，在PLL/VCO体系中，PFD频率是固定的。可是，关于大部分可编程时钟分配源、PLL参阅输入分频器和PLL小数N分频调制器架构来说，现在能够轻松改动每个输出通道的PFD频率了。

在引荐的处理计划中，咱们选用新式时钟生成和分配芯片HMC7044。HMC7044具有14个超低噪声输出，每个输出均集成可编程分频器。经过将这些输出之一连接到PLL参阅输入，然后对输出分频器按需进行编程，则参阅频率阵列便可用于PLL。

HMC7044是时钟分配体系，可用于针对ADC、DAC和其它体系元件选用多种同步时钟的运用。无需那么多输出的较简略运用能够运用更为简略的代替计划，比方HMC832 或 ADF4351——这两款器材均为集成式PLL和VCO芯片。

然后，在PLL参阅输入端，参阅输入分频器（R分频器）可按需编程，将可用参阅频率阵列分为更大的PFD频率阵列（PFD频率是R分频器输出端的频率）。多亏了PLL内置的高阶小数N分频调制器，改动PFD频率不会阻碍得到所需的输出频率。此外，PLL的可编程电荷泵电流可用来补偿PFD频率的改动，因此能够坚持稳定环路带宽。

示例：

其间：

I_CP = 可编程电荷泵电流；
f_PFD = PLL PFD频率；
N = PLL小数N分频值；
RF_OUT = VCO输出频率/载波频率/方针信号

可编程电荷泵电流的改动方向与PFD频率相反——PFD频率添加则电荷泵电流下降。这是为了坚持环路滤波器的动态稳定。

运用ADIsimFrequencyPlanner时，用户输入所需的输出频率规模、步进巨细、PFD频率和参阅频率约束条件，以及环路滤波器参数。用户还可挑选可用的时钟发生器输出分频器和PLL参阅输入分频器。随后，ADIsimFrequencyPlanner逐个对方针频率进行剖析，并依据可用PFD频率阵列核算最优PFD频率。然后，ADIsimFrequencyPlanner将所需的分频器设置和电荷泵电流回来至用户。数据可轻松导出至查找表中，供终究运用的固件读取，然后相应编程HMC7044和PLL/VCO。ADIsimFrequencyPlanner还可生成一系列相片，向用户显现发生了什么。

在图3中，用户运用了与图1相同的装备，不同的是这次PFD频率经过改动HMC7044输出分频器和PLL参阅输入分频器而优化。未优化的仿真如图中灰色部分所示，供比照。

由图3可见，在输出规模内（1900 MHz至2150 MHz，1 MHz步进），一切整数鸿沟杂散现在都低于 –95 dBc。这表明功能有了大幅提高，而且方针输出有极高的百分比具有相同的高质量。

将ADIsimFrequencyPlanner运用到宽带VCO

在丈量ADIsimFrequencyPlanner精度和有用性的试验中，将部分ADI高功能器材放在一同，并在试验室中进行评价。该试验需求用到下列器材：

• HMC7044 clock generation and distribution:

  • 高达3.2 GHz输出。
  • J契合JESD204B规范。
  • 超低噪声（颤动低于50 fs，12 kHz至20 MHz）。
  • –142 dBc/Hz（偏移983.04 MHz输出800 kHz）。
  • 6个可编程输出。
• 集成式PLL和VCO ADF5355：
  • RF输入高达8 GHz。
  • 100 MHz最大PFD频率。
  • –233 dBc/Hz归一化相位噪底。
• 超低噪声PLL HMC704：
  • RF输入高达8 GHz。
  • 100 MHz最大PFD频率。
  • –233 dBc/Hz归一化相位噪底。

尽管ADF5355内部集成PLL，可是运用HMC704从外部确定ADF5355 VCO。这样做有两个首要优点：

1. 总相位噪声得益于ADF5355业界抢先的VCO相位噪声功能，以及得益于HMC704业界抢先的PLL相位噪声功能。
2. 阻隔VCO和PLL可削减搅扰信号耦合，然后下降杂散信号的功率。

ADIsimFrequencyPlanner用来优化4800 MHz至6300 MHz规模的输出，步进为250 kHz（6000次步进）。在每个步进处，最优分频器设置（因此PFD频率也最优）和电荷泵电流编程至HMC7044、ADF5355和HMC704。一旦器材编程并发生步进，频谱剖析仪便丈量载波功率、一阶和二阶整数鸿沟杂散的功率。频谱剖析仪选用极为狭隘的频率规模和分辨率带宽——即便如此，在大部分通道中仅丈量噪声，由于整数鸿沟杂散功率低于仪器的噪底。

以下丈量为PFD频率约束在60 MHz至100 MHz规模内的时分测得。环路带宽和相位裕量分别为17 kHz和49.6°。

图4显现了HMC7044、ADF5355和HMC704处理计划的丈量和仿真成果。

• 仿真和丈量6000个输出通道。
• 大部分整数鸿沟杂散都在 –120 dBc邻近仿真。这低于频谱剖析仪的噪底，因此仅丈量噪声。
• 大部分频率的杂散低于 –100 dBc！典型要求是 –70 dBc至 –80 dBc。
• 优化不改进IBS的仅有区域是低于2 MHz宽的部分，而且发生在2 × HMC7044主机时钟处——在该频率下，没有任何分频器组合能够改进IBS功能。下文供给代替处理计划。

只要在一个十分窄的频率规模内，优化PFD频率才无法改进IBS功能。该频率规模是体系主时钟的两倍（本例中为2949.12 MHz × 2 = 5898.24 MHz）。在此频率下，假如运用可行的话，主张将载波频率转化至邻近更为洁净的频率，然后将基带频率转化至数字 (NCO) 以补偿。例如，载波频率偏移2 MHz，然后将数字基带频率偏移2 MHz以补偿。此外，假如体系可行的话，可改动主机时钟频率，发明洁净的输出频率。

假如选用上述较为简略的处理计划（运用HMC832或ADF4351而非HMC7044），那么就不会发生任何有问题的频率！

由图4能够看出，ADIsimFrequencyPlanner能够：

• 准确仿真整数鸿沟杂散。
• 成功优化参阅源和PLL/VCO体系，以便完成超卓的整数鸿沟杂散功能。
• 这样能够在某个规模内使更多通道可用，然后提高贵重频谱的本钱价值。
• 快速仿真宽频率规模。如进行手动处理的话，或许需求数天或数周。上文中的6000个步进在ADIsimFrequencyPlanner中处理只需花不到1分钟的时刻。

资源

ADF5355.

ADIsimFrequency Planner.

HMC704.

HMC7044.

称谢

Mark Cloutier, ADI RF和微波部分高档科学家。Don Young，ADI RF和微波部分运用司理。