怎么可以让咱们更认同你的规划?怎么可以在节省本钱下提高效率、降低功耗?本文中为咱们共享了怎么考虑这些问题并给出了实践中的经历。
首要咱们来聊一下关于节省本钱的问题，以下几个实践比如就可以阐明咱们在选用各项元器材或IC 时分应该考虑的问题。关于拉高/拉低的电阻用多大的阻值?商场最挨近的是4.99K(精度1%)，其次是5.1K(精度5%)，其本钱别离比精度为20%的4.7K 高4 倍和2倍。20%精度的电阻阻值只要1、1.5、2.2、3.3、4.7、6.8 几个类别(含10的整数倍);相似地，20%精度的电容也只要以上几种值，假如选了其它的值就有必要运用更高的精度，本钱就翻了几倍，却不能带来任何优点。针关于面板上的指示灯的色彩问题，红绿黄橙等色彩的不论巨细(5MM以下)封装怎么，都已成熟了几十年，价格一般都在5毛钱以下，而蓝色却是近三四年才创造的东西，技能成熟度和供货安稳度都较差，价格却要贵四五倍。现在蓝色指示灯只用在不能用其它色彩代替的场合，如显现视频信号等。74XX的门电路只几毛钱，而CPLD至少也得几十块，(GAL/PAL 尽管只几块钱，但公司不引荐运用)。本钱进步了N倍不说，还给出产、文档等作业增加数倍的作业。
其实在实践的电路规划过程中，体系要求高的情况下，不必定一切的芯片都要选最快的。因为在一个高速体系中并不是每一部分都作业在高速状况，而器材速度每进步一个等级，价格差不多要翻倍，别的还给信号完好性问题带来极大的负面影响。主动布线必定要占用更大的PCB面积，一起发生比手动布线多好多倍的过孔，在批量很大的产品中，PCB厂家降价所考虑的要素除了商务要素外，便是线宽和过孔数量，它们别离影响到PCB的成品率和钻头的耗费数量，节省了供货商的本钱，也就给降价找到了理由。CPU的速度和存储器的空间都是用钱买来的，假如写代码时多花几天时刻进步一下程序功率，那么从下降CPU主频和削减存储器容量所节省的本钱肯定是合算的。CPLD/FPGA规划也相似。
然后便是低功耗规划与高体系功率的规划问题，其实低功耗规划是在省电的一起让器材的寿数变得更长。其下降了电源模块及散热体系的本钱、因为电流的减小也削减了电磁辐射和热噪声的搅扰。跟着设备温度的下降，器材寿数则相应延伸(半导体器材的作业温度每进步10度，寿数则缩短一半)。针关于高体系功能来说CACHE的增大，并不必定就导致体系功能的进步，在某些情况下封闭CACHE反而比运用CACHE还快。原因是搬到CACHE中的数据有必要得到屡次重复运用才会进步体系功率。所以在通讯体系中一般只翻开指CACHE，数据CACHE即便翻开也只限制在部分存储空间，如仓库部分。一起也要求程序规划要统筹CACHE的容量及块巨细，这涉及到要害代码循环体的长度及跳转规模，假如一个循环刚比如CACHE大那么一点点，又在重复循环的话，那就惨了。中止的实时性强，但不必定快。假如中止使命特别多的话，这个没退出来，后边又接二连三，一瞬间体系就将溃散了。假如使命数量多但很频频的话，CPU 的很大精力都用在进出中止的开支上，体系功率极为低下，假如改用查询方法反而可极大提高效率，但查询有时不能满意实时性要求，所以最好的方法是在中止中查询，即进一次中止就把堆集的一切使命都处理完再退出。BSP 对存储器接口设置的默认值都是按最保存的参数设置的，在实践运用中应结合总线作业频率和等候周期等参数进行合理分配。有时把频率下降反而可提高效率，如RAM的存取周期是70ns，总线频率为40M 时，设3个周期的存取时刻，即75ns即可;若总线频率为50M时，有必要设为4个周期，实践存取时刻却怠慢到了80ns。关于搬砖头来说，两个人应该比一个人的功率高一倍;关于作画来说，多一个人只能帮倒忙。运用几个CPU需对事务有较多的了解后才干确认，尽量削减两个CPU间和谐的价值，使1+1尽或许挨近2千万别小于1。
因为仿真模型不行能与什物如出一辙，连不同批次加工的什物都有不同，就更甭说模型了。再说实践情况千差万别，仿真也不行能穷举一切或许，尤其是串扰。曾经有一经验是某单板只要特定长度的包极易丢包，最终的原因是长度域的值是0xFF，当这个数据出现在总线上时，搅扰了相邻的WE信号，导致写不进RAM。其它数据也会对WE发生搅扰，但搅扰在可接受的规模内，但是当8 位总线一起由0边1时，邻近的信号就招架不住了。结论是仿真成果仅供参考，还应留有满足的余量。
