IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称，是通过重复验证过的、具有特定功用的宏模块，与芯片制作工艺无关，能够移植到不同的半导体工艺中。到了SOC阶段，IP核规划已成为ASIC电路规划公司和FPGA供给商的重要任务，也是其实力表现。关于FPGA开发软件，其供给的IP核越丰厚，用户的规划就越便利，其商场占用率就越高。
IP(Intellectual Property)便是常说的知识产权。美国Dataquest咨询公司将半导体工业的IP界说为用于ASIC、ASSP和PLD等傍边，并且是预先规划好的电路模块。IP核模块有行为(Behavior)、结构(Structure)和物理(Physical)三级不同程度的规划，对应描绘功用行为的不同分为三类，即软核(Soft IP Core)、完结结构描绘的固核(Firm IP Core)和根据物理描绘并通过工艺验证的硬核(Hard IP Core)。
从IP 核的供给方法上，一般将其分为软核、硬核和固核这3 类。从完结IP 核所花费的本钱来讲，硬核价值最大;从运用灵活性来讲，软核的可复用运用性最高。
软核 (Soft IP Core)
软核在 EDA 规划范畴指的是归纳之前的寄存器传输级 (RTL) 模型 ;详细在 FPGA 规划中指的是对电路的硬件言语描绘，包含逻辑描绘、网表和协助文档等。软核只通过功用仿真，需求通过归纳以及布局布线才干运用。其长处是灵活性高、可移植性强，答运用户自装备 ;缺陷是对模块的猜测性较低，在后续规划中存在产生过错的可能性，有必定的规划危险。软核是 IP 核运用最广泛的方式。
固核 (Firm IP Core)
固核在 EDA 规划范畴指的是带有平面规划信息的网表;详细在 FPGA 规划中能够看做带有布局规划的软核，一般以 RTL 代码和对应详细工艺网表的混合方式供给。将 RTL 描绘结合详细标准单元库进行归纳优化规划，构成门级网表，再通过布局布线东西即可运用。和软核比较，固核的规划灵活性稍差，但在可靠性上有较大进步。
硬核 (Hard IP Core)
硬核在EDA规划范畴指通过验证的规划地图 ;详细在 FPGA 规划中指布局和工艺固定、通过前端和后端验证的规划，规划人员不能对其修正。不能修正的原因有两个 ：首先是体系规划对各个模块的时序要求很严厉，不答应打乱已有的物理地图 ;其次是维护知识产权的要求，不答应规划人员对其有任何改动。IP 硬核的不许修正特色使其复用有必定的困难，因而只能用于某些特定运用，运用范围较窄。
