跟着现场可编程门阵列(FPGA)已开展成为真实的可编程体系级芯片，运用这些芯片规划印制电路板(PCB)的使命变得更加杂乱。现在动辄数百万门的电路密度和6Gbps以上的收发器数据传输率及其它考虑事项影响着体系开发人员在机械和电气方面的板级规划作业。裸片、芯片封装和电路板构成了一个严密连接的体系，在这个体系中，要彻底完成FPGA的功用，需求对PCB板进行精心规划。
选用高速FPGA进行规划时，在板开发之前和开发期间对若干规划问题进行考虑是十分重要的。其间包括：经过滤波和在PCB板上的一切器材上均匀分配满意功率来减小体系噪声；正确端结信号线，以把反射减至最小；把板上迹线之间的串扰降至最低；减小接地反弹和Vcc下降(也称为Vcc洼陷)的影响；正确匹配高速信号线上的阻抗。
任何人在为功用极高的FPGA规划IC封装时，都有必要特别注意信号完整性和适于一切用户和运用的多功用性之间的平衡问题。例如，Altera最大的Stratix II GX器材选用1,508引脚封装，作业电压低至1.2V，并具有734个规范I/O、71个低压差分信令(LVDS)信道。它还有20个高速收发器，支撑高达6.375Gbps的数据率。这就让该架构能够支撑许多高速网络和通讯总线规范，包括PCI Express和SerialLite II。
在规划中，用户能够经过优化引脚摆放来削减串扰。信号引脚应该尽或许接近接地引脚，以缩短封装内的环路长度，特别是重要的高速I/O。在高速体系中，首要的串扰源是封装内信号途径之间的电感耦合。当输出转化时，信号有必要找到经过电源/接地平面的回来途径。环路中的电流改动发生磁场，然后在环路附近的其它I/O引脚上引起噪声。一起转化输出时，这种景象加剧。由于环路越小，感应就越小，故电源或接地引脚接近每个高速信号引脚的封装能够把附近I/O引脚上的串扰影响减至最小。
为了把电路板本钱降至最低，并把一切信号途径的体系信号完整性进步到最大，需求对电路板资料、分层数目(堆叠)和地图进行精心的规划和构建。把数百个信号从FPGA发送到板上或其周围是一个很困难的使命，需求运用EDA东西来优化引脚的摆放和芯片的布局。有时选用略微大点的FPGA封装能够下降板本钱，由于它能够削减电路板的层数及其它的板加工约束。
PCB板上的一条高速信号途径，由一条板上迹线代表，其对中止十分灵敏，如电路板层和电路板连接器之间的通孔。这些及其它中止都会下降信号的边际速率，形成反射。因而，规划人员应该防止通孔和通孔根(via stub)。假如通孔是不可防止的，应让通孔引线尽或许地短。对差分信号进行布线时，让差分对的每一条途径运用一个相同结构的通孔；这就让通孔引起的信号中止处于共模中。假如或许的话，在惯例通孔处运用盲孔。或运用反钻，由于通孔根的损耗导致的中止会更少。
为了改进时钟信号的信号完整性，应该遵从以下准则：
在时钟信号被发送到板上元件之前，尽或许将之坚持在单个板层上；一直以一个平面作为最小参阅面。
沿附近接地平面的内层发送快速边际信号，以操控阻抗，减小电磁搅扰。
正确端结时钟信号，以把反射降至最小。
最好运用点对点时钟迹线。 
图1：将串扰降至最低的辅导准则。
某些FPGA，如Stratix II GX系列，带有支撑数种I/O规范的片上串联端接电阻。这些片上电阻可被设置为25欧姆或50欧姆的单端电阻，支撑LVTTL、LVCMOS和SSTL-18或SSTL-2单端I/O规范；此外，还支撑100欧姆的LVDS和HyperTransport输入端片上差分匹配电阻。差分收发器I/O带有可编程为100、120或150欧姆的片上电阻，并可主动校准是反射最小化。
运用内部电阻替代外部器材对体系有好几个优点。片上端接能够消除引线的影响，并使传输线上的反射最小，然后进步信号完整性。片上端接还使所需的外部元件被减至最少，规划人员能够运用较少的电阻、较少的板线迹，减小板空间。这样一来，就能够简化地图，缩短规划周期，下降体系本钱。由于板上元件较少，电路板牢靠性也得以增强。
串扰按捺
电路板规划中，为了尽量削减串扰，微带线和带状线的布线能够遵从几种辅导准则。关于双带线地图，布线是在两层内板上进行，双面都有一个电压参阅面，这时最好一切附近层板的导线都选用正交布线技能，尽量增大两个信号层之间的介质资料厚度，并最小化每个信号层与其附近参阅平面间的距离，一起坚持所需求的阻抗。
微带线或带状线布线辅导准则
线迹距离至少三倍于电路板布线层间介质层的厚度；最好运用仿真东西预先模仿其行为。
对临界高速网络用差分替代单端拓扑，以把共模噪声的影响减至最小。在规划极限内，尽量匹配差分信号途径的正负引脚。
减小单端信号的耦合效应，留有恰当距离(大于三倍的线迹宽度)，或者是在不同板层上布线(附近层布线互相正交)。此外，运用仿真东西也是满意距离要求的一个好办法。
把信号端接信号间的并行长度减至最短。
一起转化噪声
时钟和I/O数据速率进步时，输出转化次数相应削减，信号途径放电充电期间的瞬态电流随之增大。这些电流或许形成板级接地弹跳现象，即接地电压/Vcc瞬间上升/下降。非抱负电源的大瞬态电流会导致Vcc的瞬间下降(Vcc下降或洼陷)。下面给出了几条很好的板规划规矩，有助于削减这些一起转化噪声的影响。
图2：图为可用I/O被彻底运用时引荐的信号、电源和接地层数目。
把不必的I/O引脚装备为输出引脚，并低电压驱动，以减小接地弹跳。
尽量削减一起转化输出引脚的数目，并使它们在整个FPGA I/O部分均匀分配。
不需求高边际速率时，FPGA输出端选用低压摆率。
把Vcc安插到多层板的接地平面之间，以消除高速线迹对各层的影响。
把悉数板层都用于Vcc和接地可使这些平面的电阻和电感最小，然后供给一个电容和噪声更低的低电感源，并在附近这些平面的信号层上回来逻辑信号。
预加剧、均衡
最先进的FPGA所具有的高速收发器才能，让它们成为高效的可编程体系级芯片元件，一起也为电路板规划人员带来了共同的应战。一个关键问题，特别与地图有关的，是与频率相关的传输损耗，首要由趋肤效应和介电损耗引起。当高频信号在导体外表(比方PCB迹线)传输时，由于导线的自感，就会发生趋肤效应。这种效应减小了导线的有用传导面积，削弱了信号的高频重量。介电损耗是由板层之间介质资料的%&&&&&%效应所形成的。趋肤效应与频率的平方根成份额，而介电损耗与频率成份额；因而，介电损耗是高频信号衰减的首要损耗机制。
数据速率越高，趋肤效应和介电损耗就越严峻。对1Gbps的体系，链路上信号电平的下降尚可承受，但在6Gbps的体系上就不能承受了。不过，现在的收发器具有发射器预加剧(pre-emphasis)和接收器均衡(equalization)功用，能够补偿高频信道的失真。它们还可增强信号完整性，放宽线迹长度的约束。这些信号调理技能延长了规范FR-4资料的寿数，能支撑更高的数据率。由于FR-4资猜中的信号衰减，在以6.375Gbps的速率作业时，答应的迹线长度被约束在几英寸规模。而预加剧和均衡功用能够将之延长到40多英寸。
某些高功用FPGA中集成有可编程预加剧及均衡功用，如Stratix II GX器材，故其能选用FR-4资料，并放宽最大迹线长度等地图约束，下降电路板本钱。预加剧功用可有用提高信号的高频重量。Stratix II GX中的4抽头预加剧电路能减小信号重量的散射(从一位分散到另一位的空间)。预加剧电路可供给最大500%的预加剧，依据数据率、迹线长度和链路特性，每个抽头可被优化到最大16级。
Stratix II GX接收器包括一个增益级和线性均衡器，可补偿信号衰减。除了输入增益级之外，该器材还让电路板规划人员具有最大17dB的均衡水平，可运用16个均衡器级中的恣意一级来战胜板损耗的问题。均衡和预加剧功用可用于音乐会环境或用于独自优化特定链路。
在体系运行时，或者是在其刺进到背板或其它底盘之后进行卡装备时，规划人员能够改动Stratix II GX FPGA中的预加剧和均衡级。这就给予了体系规划人员主动把预加剧和均衡级设置为预订值的灵活性。别的，依据板子被刺进到底盘或背板上的哪一个插槽，也能够动态确认这些值。
EMI问题和调试
印制电路板引起的电磁搅扰与电流或电压随时刻的改动，以及电路的串联电感直接成份额。高效的电路板规划有或许把EMI最小化，但不必定彻底消除。消除“入侵者”或“热”信号，以及恰当参阅接地平面发送信号，也有助于削减EMI。最终，选用当今商场很常见的外表贴装元件也是削减EMI的一种办法。
调试和测验杂乱的高速PCB规划已越来越困难，由于某些传统的板调试办法，比方测验探针和“针床式(Bed-of-nails)”测验仪，或许不适用于这些规划。这种新式的高速规划能够运用具有体系内编程功用的JTAG测验东西和FPGA或许带有的内建自测验功用。规划人员应该运用相同的辅导方针来设置JTAG测验时钟输入(TCK)信号作为体系时钟。此外，把一个器材的测验数据输出和另一个器材的测验数据输入之间的JTAG扫描链线迹长度减至最短也是适当重要的。
要运用嵌入式高速FPGA进行成功的规划，需求充沛的高速板规划实践，以及对FPGA功用的充沛了解，如引脚组织、电路板资料和堆叠、电路板布局，以及终端形式等的了解。内建收发器的预加剧 (pre-emphasis)和均衡功用的合理运用也很重要。上述几点结合起来就能够完成一个具有安稳的可制作性的牢靠规划。一切这些要素的细心考量，加上正确的仿真和剖析，就能够把电路板原型中发生意外的或许性降至最小，并将有助于减轻电路板开发项目的压力。
作者：Joel Martinez
高密度FPGA产品高档产品行销司理
Altera公司
