SPI总线之CPOL CPHA

最近在看关于Silicon Labs的C8051F347的某个驱动中，关于SPI部分初始化的代码，看到其关于SPI的设置为CPOL=1，CPHA=0，关于CPOL及CPHA的意义不了解，想要搞懂，这两个参数到底是什么意思，以及为何要这么设置。所以才去找了SPI的极性和相位的相关材料，收拾如下。

【SPI基础知识简介】

设备与设备之间经过某种硬件接口通讯，现在存在很多种接口，SPI接口是其间的一种。

SPI平分Master主设备和Slave从设备，数据发送都是由Master操控。

一个master能够接一个或多个slave。

常见用法是一个Master接一个slave，只需要4根线：

SCLK：Serial Clock，（串行）时钟

MISO：Master In Slave Out，主设备输入，从设备输出

MOSI：Master Out Slave In，主设备输出，从设备输入

SS: Slave Select，选中从设备，片选

SPI因为接口相对简略（只需要4根线），用处算是比较广泛，首要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。
即一个SPI的Master经过SPI与一个从设备，即上述的那些Flash，ADC等，进行通讯。
而主从设备之间经过SPI进行通讯，首先要确保两者之间时钟SCLK要共同，相互要商议好了，要匹配，不然，就无法正常通讯了，即确保时序上的共同才可正常讯。
而这儿的SPI中的时钟和相位，指的便是SCLk时钟的特性，即确保主从设备两者的时钟的特性共同了，以确保两者能够正常完成SPI通讯。

【SPI相关的缩写或说法】

先简略说一下，关于SPI中一些常见的说法：

SPI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简略总结如下：

(1) CKPOL (Clock Polarity) = CPOL = POL = Polarity = （时钟）极性

(2) CKPHA (Clock Phase) = CPHA = PHA = Phase = （时钟）相位

(3) SCK=SCLK=SPI的时钟

(4) Edge=边缘，即时钟电平改变的时间，即上升沿(rising edge)或许下降沿(falling edge)

关于一个时钟周期内，有两个edge，别离称为：

Leading edge=前一个边缘=第一个边缘，关于开端电压是1，那么便是1变成0的时分，关于开端电压是0，那么便是0变成1的时分；

Trailing edge=后一个边缘=第二个边缘，关于开端电压是1，那么便是0变成1的时分（即在第一次1变成0之后，才可能有后边的0变成1），关于开端电压是0，那么便是1变成0的时分；

本文选用如下用法：

极性=CPOL

相位=CPHA

SCLK=时钟

第一个边缘和第二个边缘

【SPI的相位和极性】

CPOL和CPHA，别离都能够是0或时1，对应的四种组合便是：

独自看这张图，确实很难理解具体意义，所以下面会有更具体的解说。

【 CPOL极性】

先说什么是SCLK时钟的闲暇时间，其便是当SCLK在数发送8个bit比特数据之前和之后的状况，于此对应的，SCLK在发送数据的时分，便是正常的作业的时分，有用active的时间了。

先说英文，其精简解说为：Clock Polarity = IDLE state of SCK。

再用中文详解：

SPI的CPOL，表明当SCLK闲暇idle的时分，其电平的值是低电平0仍是高电平1：

CPOL=0，时钟闲暇idle时分的电平是低电平，所以当SCLK有用的时分，便是高电平，便是所谓的active-high；

CPOL=1，时钟闲暇idle时分的电平是高电平，所以当SCLK有用的时分，便是低电平，便是所谓的active-low；