1 前语
跟着集成电路工艺技能的不断发展，集成电路的特征规划尺度进入到深亚微米，芯片规划扩展到百万门级，从核算量、后端布局布线（placement&routing，P&R）东西、内存占用、运转时刻、规划时序收敛性等方面考虑，扁平化的后端完结办法已变得难以承受，近年来，层次化的规划办法被广泛选用，以完结大规划芯片的后端作业。
跟着芯片规划的扩展，规划杂乱性的进步，规划周期成为广泛重视的问题。规划周期首要取决于4个方面
1.规划进程
2.各个规划进程需求重复的次数
3.各个规划进程的履行时刻
4.各进程之间需求等候的时刻
规划周期的缩短需求从这4个方面尽力。此外，还有一个能缩短规划周期的要素：可参阅规划流程。可参阅规划流程界说了规划中有必要履行的规划进程，比方，闻名的rugged.script是SIS的参阅归纳流程。参阅规划流程让用户在规划初期就能够快速开端规划，不然规划人员在规划初期需求自行作多种测验，决议规划流程。
本文首要介绍IBM的专用集成电路（ASIC）规划流程，然后具体介绍层次化模块规划中对子模块进行快速物理规划的可重用规划流程（RLMREDOFLOW），顶层整合时对子模块的优化处理办法，以及该RLM规划流程的长处。
2 IBM ASIC规划流程简介
图1描绘了IBM的ASIC规划流程。在初始规划阶段，体系工程师、前端逻辑规划工程师和后端物理完结工程师将一同剖析规划，进行规划规划，依据逻辑规划和物理特性区分规划层次。层次区分是这一阶段要点要考虑的要素，将影响到归纳和布局布线时对子模块鸿沟优化的力度，子模块之间衔接联系的杂乱程度等。此外，进行层次区分时还要考虑逻辑规划的进展，假如部分子模块的前端逻辑规划比其他子模块早，则能够先完结这部分子模块的物理规划。
图1 IBMASIC规划流程
3 RLM可重用规划流程（RLM REDO FLOW）
RLM可重用规划的主动化流程涵盖了从可测性规划（DesignForTest，DFT），物理规划到时序收敛的后端规划的各个方面，使得规划工程师能够经过一个标准化的规划流程来保证后端规划的收敛性和较少的迭代周期。咱们依据后端规划中的首要规划节点把整个子模块的后端规区分为9个部分来具体完结。
1）100前端处理
2）200确认物理信息
3）300为时序驱动的布局做准备
4）400时序驱动的布局
5）500 时钟刺进&时钟绕线
6）600时钟刺进后的LateMode时序收敛
7）700时钟刺进后的EarlyMode时序收敛
8）800 具体布线
9）900交给检验
下面具体介绍各个规划进程。
100前端处理
首要完结RLM内部测验结构的生成，包括刺进扫面链，以及测验逻辑，如鸿沟扫描逻辑、存储器材的内建自测验逻辑等。
200确认物理信息
确认RLM的一些首要物理信息，包括RLM的巨细、形状、内部的电源网络、内部硬核的摆放、鸿沟上端口的方位。
1）首要界说RLM的巨细、形状，以及RLM的绕线资源，这是RLM能够独立于顶层规划往下走的一个起点。往往这些信息确实认是经过多个迭代后的成果，而一旦确认之后在规划后期再要修正会极大的影响规划的可重用性。
2）在给定的RLM资源的基础进步行硬核的预布局（Floorplan）作业。预布局作业能够运用东西主动完结或许选用手艺摆放的办法，需求考虑到时序收敛和绕线拥塞，在规划初期会占用很大的规划时刻来到达一个较好的预布局成果。
3）依据已做好的预布局成果，对硬核中端口噪声较高的区域进行防噪声处理。
4）剖析整个RLM的时钟结构。
5）进行电源规划，一个独立的RLM的电源规划需求在RLM鸿沟上有一个电源环的结构，以此来衔接RLM内部和顶层的电源信号。
6）自顶向下的来完结RLM的端口摆放，在后续的规划中能够依据RLM内部规划的需求来进行一些调整。
7）在不考虑线推迟的情况下对RLM的时序进行剖析，以确认时序束缚的合理性，需求留意的是，要做好RLM鸿沟的时序束缚。
300为时序驱动的布局做准备
首要完结RLM端口和内部硬核的相关逻辑的预布局，一起也能够依据规划的具体需求进行其他重要逻辑的预布局。经过前面时钟结构剖析的成果，把规划中时钟相关的逻辑确认出来，与时钟相关的规划咱们会放在布局之后独立完结。
400时序驱动的布局
依据上一步的输出，对剩余未做布局的部分进行时序驱动的布局。并对完结布局的网表进行时序和物理的查看。
500时钟刺进&时钟绕线
依据前面时钟结构剖析的成果在做完布局的规划进步行时钟树的刺进作业，并进行时钟的绕线。
600时钟刺进后的LateMode时序收敛
调用优化东西优化setup，直到setup满意要求
700时钟刺进后的EarlyMode时序收敛
调用优化东西优化hold，直到hold满意要求
800具体布线
对一切信号进行布线，并完结物理特性的查看。然后提取寄生参数，以及噪声、耦合信息，进行时序剖析，并调用优化东西优化时序。
900交给检验
查看RLM的布局布线、时序、功耗、噪声等，保证RLM的规划满意检验要求，能够交给给顶层进行整合。
从上面的规划流程能够看出，RLM规划和顶层规划的交互首要在200和900这两步。在RLM规划流程开端之前，芯片的顶层规划人员需求确认 RLM的在芯片上的方位、形状（包括尺度）、端口的方位和束缚，可用于RLM布线的最高金属层，以及RLM鸿沟上的时序束缚。在RLM规划人员进行RLM 规划的一起，顶层的作业能够并行进行，各个RLM的规划也是能够并行的，并行度的进步大大缩短了规划周期。
4 HATS
HATS（HierarchicalAbstractTImingSignoff）是IBM层次化规划办法学的一部分，仅抽取RLM 的部分信息，用于顶层组成时的时序剖析和优化。在RLM中，影响芯片顶层时序的仅仅是输入/输出端口相关的途径。而占绝大部分的时序途径是从寄存器到寄存器的，这部分已经在RLM中已做到时序收敛，整合到顶层时，时序信息不会发生变化，组成时能够不考虑这部分的时序。
HATS的流程如图2所示，在完结RLM规划之后进行时序剖析和网表剖析，去除RLM内部寄存器到寄存器的途径，以及与此相关的时序束缚，抽取 RLM信息，交给顶层运用。抽取的进程如图3所示。
图2HATS处理流程
图3RLM信息的抽取
跟着芯片规划的扩展，标准单元和硬核的数量敏捷添加，选用传统的规划办法需求占用很多的内存和CPU时刻。而选用HATS办法，在保证检验质量的一起，去除了冗余的核算，大大降低了芯片组成所需的内存和CPU时刻。表1中示出了一个90nm芯片的规划实例，该芯片中包括一个重复运用了20次的 RLM，选用HATS很多节省了CPU时刻和占用的内存。
表1HATS在芯片“P”上的使用
5 RLM快速物理规划办法的长处
可重用的规划流程是缩短规划周期的要害。本文介绍的RLM快速物理规划办法，其长处归纳起来有以下几点：
1）IBMRLM层次化规划办法具有灵敏有用的模块区分技能；
既可针对客户的规划要求进行有针对性的RLM区分，也能够在顶层针对物理规划的需求进行易于物理完结的RLM模块区分，还能够归纳考虑客户的规划要求和物理规划的需求进行RLM区分。
2）充分考虑了功耗及噪声关于物理规划方面的影响；
在规划初始阶段就进行齐备而合理的电源规划，DECAP刺进，保证流片后不会因动态或静态电压降的问题影响芯片的正常作业。
3）充分考虑信号完整性关于芯片规划的影响；
关于要害的线做屏蔽，比方时钟树，保证在检验阶段尽可能精确，削减不必要的冗余迭代。
4）齐备的时序检验剖析；
在IBMRLM规划流程中既引进多CORNER，统计剖析，一起在规划开端阶段就充分考虑了电压降关于时序的影响，尽量避免了在检验阶段因为时序问题所发生的迭代，并进一步保证流片后芯片在时序上的功能与规划阶段剖析的一致性。
5）充分考虑RLM集成在顶层的鸿沟问题；
关于接口处进行了合理规划保证顶层集成时易于完结；
6）该规划办法具有很好的灵敏性；
答应不同的工程师针对不同的RLM并行作业，而又能够同享运用一致的规划脚本，一起不影响顶层的并行评价。
7）规划办法易于更新和同享；
不同的工程师能够依据实践规划需求更新规划脚本一起同享给其他规划者。
8）易于集成；
规划完结的RLM，能够抽取信息便于顶层集成快速进行物理规划以及时序、信号完整性、功耗等方面的剖析，一起在顶层检验剖析时能够绕开RLM内部途径，直接打平RLM，进行扁平化剖析。
9）易于迭代；
当工程师对一个RLM依据该办法进行一次评价后，确认规划需求的脚本，之后能够依据客户更新的ECO网表从头调用曾经的预布局，电源等信息进行快速的再评价，削减了交给商场的时刻。
6 总结
关于大规划的体系规划，层次化的规划战略是业界的方向，特别是规划巨大的体系选用层次化的规划把一个大的体系分红子模块，对小的子模块规划的收敛时刻更简单掌握，后端工程师能够并行的处理同一个规划。IBM先进的子模块快速规划流程进步了规划进程的可重用性，缩短了规划周期。
