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跟着数据转化器的速度和分辨率不断提高，对具有更低相位噪 声的更高频率采样时钟源的需求也在不断添加。时钟输入面对 的积分相位噪声（颤动）是规划师在规划蜂窝基站、军用雷达 体系和要求高速和高功用时钟信号的其他规划时面对的很多 功用瓶颈之一。一般体系有多个低频噪声信号，PLL 可将其上 变频至更高频率，以便为这些器材供给时钟。单个高频 PLL 能够处理频率转化问题，但很难规划出环路带宽满足低，然后 能够滤除高噪声参阅影响的PLL。搭载低频高功用VCO/VCXO 和低环路带宽的 PLL 能够铲除高噪声参阅，但无法供给高频 输出。高速和噪声过滤能够经过结合两个 PLL 一起完成：先 是一个低频窄环路带宽器材（用于铲除颤动），这以后是一个环 路带宽较宽的高频器材。
有些现代双环路模仿 PLL 集成于单个芯片之上，答应规划师 削减低频参阅颤动，一起还能供给高频、低相位噪声输出。这 就节省了名贵的 PCB 电路板面积，并且答应要求不同频率的 多个器材以同一相位对齐源为时钟源。
AD9523, AD9523-1和 AD9524 时钟发生器（如图 1 所示）由 两个串联模仿PLL构成。第一个PLL (PLL1)铲除参阅颤动， 第二个PLL (PLL2)生成高频相位对齐输出。 PLL2 也可生成高 基频，再以此为根底衍生出各种低频。PLL1 运用一个外部低 频VCXO和一个部分嵌入式三阶环路滤波器来构成一个PLL， 其环路带宽规模为 30 Hz至 100 Hz。该环路的带宽直接影响 将传达至输出的参阅输入相位噪声量。 PLL2 运用一个内部高 速VCO（中心频率为 3.8 GHz，AD9523-1 为 3 GHz）和一个 部分嵌入式三阶环路滤波器，其额外环路带宽约为 500 kHz。 该内部VCO的带宽和相位噪声会直接影响全体输出的宽带相 位噪声。
许多工程师把双环路 PLL 当作频率转化器，可削减固定量的 参阅输入颤动，但愈加精确的做法是将其视为低相位噪声频率 转化器，其功用遭到各个 PLL 的环路带宽以及 VCO/VCXO 的 相位噪声曲线的影响。
ADIsimCLK™ 仿真东西为确认参阅相位噪声对双环路PLL输出 相位噪声的影响供给了一种简洁的办法。本例运用ADIsimCLK 来模仿高噪声参阅对AD9523-1 全体相位噪声的影响。图 2 所 示为一个仿真 122.88 MHz参阅输入的典型相位噪声曲线。
PLL1 依靠高功用 VCXO 和低环路带宽来衰减参阅相位噪声， 然后答应 VCXO 的相位噪声占有主导地位。本例选用一个 Crystek CVHD-950 VCXO来生成与参阅输入相同的输出频率。 这幅图直接比较了 PLL1 输出端呈现的参阅相位噪声量。图 3 对 Crystek CVHD-950 VCXO 的相位噪声曲线与参阅输入相位 噪声进行了比较。
图 4 和表 1 所示为 ADIsimCLK 装备参数，这些参数用来仿真 针对图 3 所示参阅输入和 PLL1 VCXO 相位噪声曲线， AD9523-1 的 PLL1 输出相位噪声呼应状况。表 2 所示为 ADIsimCLK 在这些设置下生成的 PLL1 环路滤波器值。
表 1 PLL1装备参数
| 可变 | 值 |
| VCXO作业频率 | 122.88 MHz |
| 参阅频率 | 122.88 MHz |
| 输出频率 | 122.88 MHz |
| R分频器 | 2 |
| N分频器 | 2 |
| 电荷泵电流 | 6 µA |
| Crystek CVHD-950的 KVCO | 3.07 kHz/V |
| 所需环路带宽 | 30 Hz |
| 所需相位裕量 | 75° |
表 2 ADIsimCLK发生的 PLL1环路滤波器元件值
| 可变 | 值 |
| CPOLE1 | 1.5 nF |
| RZERO | 10 kΩ |
| CEXT | 4.7 µF |
| RPOLE2 | 165 kΩ |
| CPOLE2 | 337 pF |
图5展现的是经过ADIsimCLK生成的PLL1在122.88 MHz条 件下的仿真输出（实线），以及高噪声 122.88 MHz 参阅频率 的原始相位噪声曲线（虚线）。请留意，PLL1 的输出相位噪 声远远低于原始参阅输入相位噪声。PLL1 的环路带宽会明显 衰减参阅频率的相位噪声，使 VCXO 的低相位噪声曲线能够 在 30 Hz 环路滤波器截止频率之后占有主导地位。假如参阅相 位噪声在悉数偏移频率上都在添加，则输出相位噪声将只会随 PLL1 环路带宽而添加。
图 6 和图 7 展现的是 AD9523-1 PLL1 输出，其相位噪声比 图 2 中的高噪声参阅频率别离高出 6 dB 和 12 dB。 在频偏约 20 kHz 以外，PLL1 的输出相位噪声由其环路设置和 VCXO 的功用所主导。因而，由于积分规模始于 20 kHz 失调，抖 动功用只会稍微改变，虽然参阅输入相位噪声会添加 12 dB。 这是在规划时使 PLL1 具有低环路带宽并运用低相位噪声 VCXO 带来的直接成果。有必要运用具有低 KVCO 的低频、高 功用 VCXO 来构成满足低的 PLL1 环路带宽，以便完成颤动 的铲除。
PLL1 的低相位噪声输出充任 PLL2 的参阅频率，以构成相位 对齐、频率更高的输出。
PLL2含有一个内部VCO （其中心频率为3 GHz）， 最高支撑1 GHz 的输出频率。为了比较高噪声输入参阅频率和AD9523系列器材 的全体相位噪声，需要在 122.88 MHz 下调查所得到的相位噪声 （FVCO 除以 24）。留意，PLL2 的输出一般用于频率转化或高频 输出。表 3 所示为输入 ADIsimCLK 的 PLL2 装备参数。表 4 所 示为ADIsimCLK在这些设置下生成的PLL2环路滤波器值。
表 3 PLL2装备参数
| 可变 | 值 |
| VCO作业频率 | 2949.12 MHz |
| 来自PLL1 的参阅频率 | 122.88 MHz |
| 倍频器使能？ | Yes |
| 输出频率 | 122.88 MHz |
| R 分频器 | 1 |
| N 分频器 | 12 |
| M1 分频器 | 3 |
| 输出分频器 | 8 |
| 电荷泵电流 | 417 µA |
| 所需环路带宽 | 450 Hz |
| 所需相位裕量 | 70° |
表 4 来自 ADIsimCLK的 PLL2环路滤波器元件值
| 可变 | 值 |
| CPOLE1 | 16 pF |
| RZERO | 1.85 kΩ |
| CEXT | 1.2 nF |
| RPOLE2 | 900 Ω |
| CPOLE2 | 16 pF |
图 8 和图 9 对各参阅输入相位噪声与经过 ADIsimCLK 仿真得 到的 AD9523-1 输出相位噪声成果进行了比较。请留意 10 kHz 和 1 MHz 之间添加的相位噪声基底。这是由于 PLL2 的内部 VCO 相位噪声的联系。
PLL2 中的内部 VCO 相位噪声在大约频偏为 5 kHz 之后满足 高，会开端主导器材的总输出相位噪声。在频偏 5 kHz 区域之 后，添加的参阅相位噪声对输出相位噪声的影响很小。
定论
PLL1 的颤动铲除功用能够避免大都参阅输入相位噪声抵达 PLL2。高噪声参阅输入的确会影响近载波相位噪声（频偏 10kHz 以下），但器材的总输出颤动是由器材的功用而非参阅频率的功用所主导的。关于积分颤动核算值处于 12 kHz 至 20 MHz 之间的状况，输出颤动很可能相同，不受输入颤动的影 响。真实的功用指标不是宣称双环路模仿 PLL 能够衰减多少 颤动，而是它会发生多少颤动。
