1 CS5361的首要特性
CS5361是CRYSTAL公司推出的114dB､192kHz数据输出率的24位Δ-Σ结构音频AD转化器，其首要特性如下：
●选用多位Δ-Σ结构;
●具有24位转化精度;
●114 dB动态规模;
●总谐波失真+噪声优于-105 dB;
●体系采样率高达192kHz;
●功耗小于150mW;
●内部带有高通滤波电路或直流失调电压标定电路;
●内带线性相移数字抗混滤波器;
●支撑5V到2.5V逻辑电平;
●选用差动输入结构;
●具有溢出检测功用;
●选用24脚SOIC或TSSOP封装办法｡
CS5361是供数字音频体系运用的完好的模数转化器，可完结采样､模数转化､抗混滤波等功用，并终究发生以串行形式输出的､对应于左右两个输入通道信号的24位采样数据，并且其最高数据输出率可高达192kHz｡
CS5361芯片选用具有优秀噪声按捺才干的差动输入结构，并选用5阶多位Δ-Σ调制器，一起带稀有字滤波器和抽样器，然后避免了需求外部抗混滤波器的费事｡
2 CS5361的引脚摆放及功用
CS5361选用24脚SOIC或TSSOP封装，引脚摆放图如图1所示｡芯片内部结构图如图2所示｡各引脚的功用如下：
RST：低功耗形式挑选端，低电平有用;
M/ S：主､从形式挑选引脚，该脚为低电平时，芯片为从作业形式;
LRCK：该端可用于决议当时串行数据属于左通道仍是右通道;
SCLK：串行移位时钟端口;
MCLK：调制器和数字滤波器的时钟源;
VD：芯片数字电源;
GND：地参阅，有必要与模仿地相连;
VL：数字输入输出部分电源;
SDOUT：串行数据信号输出端;
MDIV：时钟分频端，该脚为高电平时，主时钟被2分频;
HPF：高通滤波器答应端，该脚为低电平时，高通滤波器作业;
I2S/LJ：数据输出格局挑选端，该脚为高电平时，输出格局为I2S，否则为左对齐输出格局;
M0､M1：操作形式挑选端;
OVFL：左右通道溢出指示脚;
AINL+，AINL-，AINR+，AINR-：别离为左右通道模仿信号的+､-输入端;
VA：+5V模仿电源输入端;
VQ：内部静态参阅电压，运用时应衔接滤波器;
REFGND：内部采样电路参阅地;
FILT+：内部采样电路参阅电压｡
3 根本作业原理
CS5361转化器作业时，应根据作业的详细需求确认作业形式､操作形式､输出格局､高通滤波形式等作业参数，下面别离介绍这些参数的含义及设置办法｡
3.1 操作形式及采样率规模挑选
CS5361转化器的M1､M0引脚状况可用于决议芯片的操作形式，通过设置恰当的操作形式，可使CS5361的输出采样率（FS）在2kHz到192kHz之间进行挑选｡每种操作形式对应的采样率规模如表1所列｡
关于每种操作形式，芯片的功用或许略有差异，例如，作业在单速形式时，CS5361的数字滤波器的通带为0~0.47FS，阻带大于0.58FS，阻带衰减优于95dB，滤波器群延时为12/FS（S）;作业在倍速形式时，CS5361的数字滤波器的通带为0~0.45FS，阻带大于0.68FS，阻带衰减优于92dB，滤波器群延时为9/FS（S）;作业在四速形式时，CS5361的数字滤波器的通带为0~0.24FS，阻带大于0.78FS，阻带衰减优于97dB，滤波器群延时为5/FS（S），因而，应根据实践需求恰当挑选CS5361的操作形式｡
3.2 体系时钟MCLK和MDIV状况
当CS5361的操作形式确认后，体系时钟和MDIV的状况将决议详细的输出采样率（FS）､左右通道时钟LRCK和串行移数时钟频率（SCLK）｡
关于单速形式，其采样率规模为2~48kHz，因而，当MDIV为0时， MCLK的规模应为512kHz~12288kHz;而当MDIV为1时， MCLK的规模应为1024kHz~24576kHz;
关于倍速形式，采样率规模为48~96kHz，故在MDIV为0时， MCLK的规模应为6144kHz~12288kHz;为1时MCLK的规模应为12288kHz~24576kHz;
关于四速形式，因为其采样率规模为96~192kHz因而，当MDIV为0时，MCLK的规模应为6144 kHz~12288kHz;而当MDIV为1时， MCLK的规模则应为12288kHz~24576kHz｡
3.3 主从形式设置
通过设置芯片的第2脚为高电平可使CS5361进入主形式，反之进入从形式｡主从形式的差异在于进入主形式时，LRCK､SCLK为输出信号？而在从形式时，LRCK､SCLK为输入信号，并应确保LRCK､SCLK与MCLK同步，一起应使LRCK=FS､SCLK=64FS，否则将影响器材功用的发挥｡规划主从形式的意图在于，多片ADC同步作业时，能够使其间的一片作业于主形式，其它作业于从形式，从形式ADC的LRCK､SCLK来自于主形式的ADC，这样可确保多片ADC的同步作业｡
3.4 高通滤波器和直流偏移标定
因为CS5361转化器内部集成稀有字高通滤波器｡因而，可通过操控该芯片HPF引脚的状况来操控高通滤波器的作业状况，详细的办法是：当HPF为0时，内部高通滤波器将接连记载通道内的低频信号，并从抽样滤波器中滤除低于转机频率的低频信号，然后完成高通滤波功用｡此刻高通滤波器的转机频率为1Hz，高通滤波器的树立时间为105/FS（s）;而当HPF为1时，高通滤波器记载的低频信号被冻住，并接连地从抽样滤波器中被扣除，然后完成直流偏移校对功用｡与CS5361相连的模仿通道在作业时，或许会发生小的直流偏移，然后影响CS5361功用的发挥｡因而，能够使用CS5361内部集成的数字高通滤波器将直流偏移校对掉，现将其作业进程阐明如下：
（1） 注册高通滤波器，等候至少105/FS秒的时间以树立高通滤波功用;
（2） 高通滤波器树立后，制止高通滤波器作业，冻住直流偏移值，此刻芯片的输出即为去掉直流偏移后的数据｡
应当阐明的是：在此进程中，应始终保持CS5361处在正常作业状况｡假如CS5361进入低功耗形式，那么高通滤波器中冻住的直流偏移值将被复位，此刻若想完成直流偏移校对功用，则有必要重复上述进程｡
图3
3.5 数据输出格局操控
CS5361的数据输出格局有左对齐格局和I2S格局｡通过操控I2S/LJ脚的状况能够挑选数据的输出格局｡
当I2S/LJ为0时，数据输出格局为左对齐格局;当I2S/LJ为1时，数据输出格局为I2S格局｡两种格局的时序图如图3所示｡
4 运用
同其它高精度AD转化器相同，CS5361在实践运用时，也应特别留意地线和电源线的布线｡设计时有必要为VA和VL供给洁净的电源，当用VD给CS5361内部的数字滤波器供电时，能够通过一个电阻从VA上获取，也能够直接与体系的逻辑电源相连｡而假如VD从VA上获取，则有必要确保VD不再给其它数字电路供电｡电源退耦电容有必要尽或许接近CS5361，并且应使小容量的电容更接近ADC｡一切信号，特别是时钟信号有必要远离FILT+和VQ引脚，接在FILT+和VQ上的退耦电容有必要放在与REFGND最近的方位｡为了减小数字信号搅扰，ADC的数字输出应该只驱动CMOS输入端｡图4是CS5361的典型运用电路衔接图｡
因为ADC只以有限频率采样模仿信号，因而，高于必定频率的信号或许会引起假频信号｡别的，因为ADC的输入阻抗有限，因而，在输入端还应加必定带宽的阻抗匹配电路，以改进ADC的功用｡
因为ADC参阅电压的源阻抗以及外部滤波电容的影响，体系上电后，有必要通过一段时间，参阅电压才干安稳，因而，有必要等候一段时间后才干得到精确的丈量成果｡别的在实践运用CS5361时，还有以下几点需求留意：
（1）CS5361内部的数字滤波器为线性相移滤波器，因而应根据这一特色对不同频率信号的相位作出校对;
（2）CS5361在开端作业时，因为要等候滤波器安稳，因而在滤波器安稳前可输出2000个左右的无效数据，无效数据的详细个数与操作形式有关，此点应留意;
（3）CS5361从MCLK安稳到第一个数据呈现，有必定的延时，延时巨细与操作形式有关;
（4）CS5361转化器的四速形式和倍速形式时的信号带宽简直彻底相同，所不同的是四速形式时的输出采样率更高一些，滤波器的通频带也更宽一些，因而在满意采样率要求的前提下，应尽量选用低速操作形式，实践运用发现：CS5361在低速形式时的功用优于高速形式｡
（5）使用CS5361的高通滤波器进行直流偏移校对时，它仅仅去除了做直流标定前通道所发生的直流偏移，而关于在采样进行中发生的偏移，此功用不起作用｡
（6）CS5361的数据接口时序在左对齐格局和I2S格局时有很大的不同，这一点在运用时应引起满足的注重｡
（7）CS5361通常以2的补码格局替换接连输出两个通道的24位采样数据，其信号满偏电压有用值为2V，这一点对格局改换非常有用｡
（8）CS5361的两个通道数据虽然是替换分时输出，但同一组数据的采样时间却是同步的，它们别离代表同一时间的两个通道模仿信号的值｡
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