ADC是现代数字解调器和软件无线电接收机中衔接模仿信号处理部分和数字信号处理部分的桥梁，其功能在很大程度上决议了接收机的全体功能。在A/D转化过程中引进的噪声来历较多，首要包含热噪声、ADC电源的纹波、参阅电平的纹波、采样时钟颤动引起的相位噪声以及量化过错引起的噪声等。除由量化过错引进的噪声不可避免外，能够采纳许多措施以减小抵达ADC前的噪声功率，如选用噪声功能较好的扩大器、合理的电路布局、合理规划采样时钟发生电路、合理规划ADC的供电以及选用退耦电容等。
本文首要评论采样
(a)12位ADC抱负信噪比
(b)AD9245实测信噪比
图1 不一起钟颤动景象下12位ADC的信噪比示意图
时钟颤动对ADC信噪比的影响
采样时钟的颤动是一个短期的、非堆集性变量，标明数字信号的实践守时方位与其抱负方位的时刻误差。时钟源发生的颤动会使ADC的内部电路过错地触发采样时刻，成果形成模仿输入信号在幅度上的误采样，然后恶化ADC的信噪比。 在时钟颤动给守时，能够运用下面的公式核算出ADC的最大信噪比：
依据公式(2)，图1分别给出了量化位数为12-bit时不一起钟颤动景象下ADC抱负信噪比和实测信噪比示意图。
由图1能够看出时钟的颤动对ADC信噪比功能的恶化影响是非常显着的，相一起种颤动景象下进入到ADC的信号频率越高，其功能恶化就越大，同一输入信号频率景象下，采样时钟颤动越大，则ADC信噪比功能恶化也越大。比照图1中两个示意图能够看出实测的采样时钟颤动对ADC信噪比功能的影响同理论剖析得到的成果是非常符合的，这也证明了理论剖析的正确性。因而，在实践应用时不能彻底依据抱负的信噪比公式来挑选A/D转化芯片，而应该参阅芯片制造商给出的实测功能曲线和所规划的采样时钟的颤动功能来合理挑选合适规划需求的A/D转化芯片，并留出必定的规划裕量。
图2 一个有用的低颤动时钟发生电路
两种有用的低颤动采样时钟发生电路
时钟颤动的发生机制
直接丈量时钟颤动是比较困难的，一般选用间接丈量的办法，为此本节首要给出时钟颤动的发生机制。时钟颤动是由时钟发生电路(一般是依据低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的，例如热噪声(首要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等，理论剖析标明：当所需发生的频率较高时，相位噪声和杂散噪声对时钟颤动的恶化并不显着。
一般来说，VCO输出级扩大器的热噪声基底能够当作有限带宽的高斯白噪声，其有用带宽大约为作业频率的两倍。当VCO正确地调谐到需求的输出频率时，噪声基底对颤动的影响能够用下面的公式核算：
式中f0是振荡器的中心频率，f标明相对于中心频率的偏移，L(f)是在频率偏移f处的相位噪声(单位是dBc/Hz)。为了进一步改善体系的功能，人们往往在VCO的输出端运用一个频率响应类似于带通滤波器的功率匹配网络，这对带宽外的噪声有必定的衰减效果。这样，就能够运用从0 Hz到f0区间内的积分预算最差状况下的噪声，该规模以外的噪声被大大削弱，能够疏忽，因为从0到f0规模内的噪声基底是滑润的，L(f)可视为常数，所以公式(3)简化为：
故由噪声基底引起的边缘时钟颤动为：
理论上能够以为从锁相环路输出信号的相位噪声特性同VCO特性根本共同，但实践的锁相电路会引进必定的噪声，而VCO输出扩大器也会使发生的时钟信号的相位噪声特性变差。所以在进行锁相环电路的规划时，除了挑选具有较低相位噪声的VCO外，还应挑选具有较低噪声系数的扩大器或时钟缓冲器，并尽量将时钟发生电路与其它电路分隔开来。
依据低相位噪声VCO的可变采样时钟
图2给出了一个有用的依据低相位噪声VCO的低颤动可变采样时钟发生电路。
图2中以MC145170作为时钟发生环路的频率合成器，选用Mini-Circuits公司的低相位噪声压控振荡器POS-200作为时钟发生环路的VCO，因为POS-200的输出信号要通过屡次分路，所以在其输出信号作第一次分路后，一路反应送入MC145170作为输入调谐信号，另一路则经低噪声扩大器扩大后输出，然后再作一次分路，一路作为ADC的采样时钟，另一路则送入DSP作为ADC采样后数字信号的同步时钟。由上面的剖析可知，只需规划妥当，上述的时钟发生电路输出信号的相位噪声特性将首要取决于POS-200，POS-200在违背中心频率1MHz处的单边相位噪声为-150dBc/Hz，在估量锁相环电路输出信号的热噪声基底时能够选用该值，当锁相环输出信号频率为81.92MHz时，由公式(5)能够核算出输出时钟信号的颤动为：
假如运用的ADC为AD9245，参照图1能够看出：当ADC前端输入信号频率低于50MHz时，AD9245的信噪比将优于65dB，输入信号频率低于100MHz时，AD9245的信噪比将优于60dB。
依据极低相位噪声温度补偿晶振的非可变采样时钟
在确认采样频率后，假如并不要求时钟发生电路发生的时钟可变的话，就可选用依据温度补偿晶振的时钟发生办法。首要由公式(2)依据所需的ADC信噪比确认最大容许的时钟颤动，然后由公式(5)反推出最大忍受的相位噪声基底，最终给出不同频率误差点上的相位噪声特性并交由晶振制造工厂定制即可。这是一种最简略的时种发生办法，根本不需求作太多调试，但它只合适固守时钟采样的状况。
在运用上述两种办法发生采样时钟时，一个值得注意的当地便是采样时钟电路应尽可能与存在噪声的数字体系独立开来，在采样时钟的通路中也不该该有逻辑门电路，一般来说，一个逻辑门将会发生几个皮秒乃至十几皮秒的守时颤动。在规划时应该把采样时钟发生电路和体系的数字及模仿部分别离。
结语
本文首要剖析了采样时钟颤动对ADC信噪比功能的影响，然后指出发生时种颤动的原因，最终给出了两种有用的采样时钟发生计划：依据低相位噪声VCO的可变采样时钟及依据极低相位噪声温度补偿晶振的非可变采样时钟的发生办法。
