削减FPGA的功耗可带来许多优点，如进步可靠性、下降冷却本钱、简化电源和供电办法、延伸便携体系的电池寿数等。无损于功用的低功耗规划既需求有高功率功率的FPGA架构，也需求有能驾御架构组件的杰出规划规范。
本文将介绍FPGA的功耗、盛行的低功耗功用件以及影响功耗的用户挑选计划，并讨论近期的低功耗研讨，以洞悉高功率功率FPGA的未来趋势。
功耗的组成部分
FPGA的功耗由两部分组成：动态功耗和静态功耗。信号给电容性节点充电时发生动态功耗。这些电容性节点可所以内部逻辑块、互连架构中的布线导线、外部封装引脚或由芯片输出端驱动的板级迹线。FPGA的总动态功耗是一切电容性节点充电发生的组合功耗。
静态功耗与电路活动无关，能够发生于晶体管漏电流，也能够发生于偏置电流。总静态功耗是各晶体管漏电功耗及FPGA中一切偏置电流之和。动态功耗取决于有源电容一侧，因而可跟着晶体管尺度的缩小而改进。可是，这却使静态功耗添加，由于较小的晶体管漏电流反而较大。因而静态功耗占集成电路总功耗的份额日益增大。
如图1所示，功耗很大程度上取决于电源电压和温度。下降FPGA电源电压可使动态功耗呈二次函数下降，漏电功耗呈指数下降。升高温度可导致漏电功耗呈指数上升。例如，把温度从85℃升高至100℃可使漏电功耗添加25%。 
图1 电压和温度对功耗的影响
功耗分化
下面剖析一下FPGA总功耗的分化状况，以便了解功耗的首要地点。FPGA功耗与规划有关，也就是说取决于器材系列、时钟频率、翻转率和资源利用率。
以Xilinx Spartan-3 XC3S1000 FPGA为例，假定时钟频率为100MHz，翻转率为12.5%，而资源利用率则取多种实践规划基准测验的典型值。
图2所示为XC3S1000的活动功耗和待机功耗分化图。据陈述显现，活动功耗是规划在高温下活动时的功耗，包括动态和静态功耗两部分。待机功耗是规划闲暇时的功耗，由额外温度下的静态功耗组成。CLB在活动功耗和待机功耗中占最首要部分，这家常便饭，但其他模块也发生可观的功耗。I/O和时钟电路占悉数活动功耗的1/3，假如运用高功耗的I/O规范，其功耗还会更高。 
图2 Spartan-3 XC3S1000 FPGA典型功耗分化图
装备电路和时钟电路占待机功耗近1/2，这在很大程度上是偏置电流所构成的。因而，要下降芯片的总功耗，就有必要采纳针对一切首要功耗器材的多种处理计划。
低功耗规划
FPGA的规划中运用了多种功耗驱动的规划技能。以Xilinx Virtex系列为例，由于装备存储单元可占到FPGA中晶体管数的1/3，所以在该系列中运用了一种低漏电流的“midox”晶体管来削减存储单元的漏电流。为了削减静态功耗，还全面选用了较长沟道和较高阈值的晶体管。动态功耗问题则用低电容电路和定制模块来处理。DSP模块中乘法器的功耗不到FPGA架构所构建乘法器的20%。鉴于制作偏差可导致漏电流散布规模很大，可筛选出低漏电流器材，以有用供给中心漏电功耗低于60%的器材。
除了融入FPGA规划之外，还有许多规划挑选计划影响到FPGA的功耗。下面剖析部分这类挑选计划。
1 功耗估量
功耗估量是低功耗规划中的一个要害步骤。虽然承认FPGA功耗的最精确办法是硬件丈量，但功耗估量有助于承认高功耗模块，可用于在规划阶段前期拟定功耗预算。
如图1所示，某些外部要素对功耗具有呈指数的影响；环境的细小改动即可构成预估功耗的严重改动。运用功耗估量东西虽难以达到精准，但仍然能够经过承认高功耗模块来为功耗优化供给极好的辅导。
2 电压和温度操控
如图1所示，下降电压和温度均可明显削减漏电流。电源电压下降5% 就可下降功耗10%。经过改动电源装备，很简略调整电源电压。现在的FPGA不支持大规模电压调整，引荐的电压规模通常是±5%。结温能够用散热器和气流等冷却计划来下降。温度下降20℃可削减漏电功耗25%以上。下降温度还可呈指数进步芯片的可靠性。研讨标明，温度下降20℃可使芯片全体寿数延伸10倍。
3 悬挂和休眠方式
悬挂和休眠等方式可有用下降功耗。以Xilinx Spartan-3A FPGA为例，该器材供给两种低功耗闲暇状况。在悬挂方式下，VCCAUX电源上的电路被禁用，以削减漏电功耗和消除偏置电流，这样可下降静态功耗40%以上。悬挂时仍坚持芯片装备和电路状况。将唤醒引脚置位即可退出悬挂方式。此进程用时不到1ms。
休眠方式答应封闭一切功率调节器，然后完结零功耗。若要重启，有必要重开电源并装备器材，此进程需求数十毫秒。堵截电源后，一切I/O均处于高阻抗状况。如有I/O需求在休眠方式下自动激活，则有必要坚持对相应I/O组供电，这会耗费少数待机功率。
4 I/O规范计划
不同I/O规范的功耗水平相差悬殊。在献身速度或逻辑利用率的状况下，挑选低功耗I/O规范可明显下降功耗。例如，LVDS是功耗大户，其每对输入的电流为3mA，每对输出的电流为9mA。因而，从功耗视点来看，应该仅在体系技能规范要求或需求最高功用时才运用LVDS。
代替LVDS的一种功耗较低而功用较高的计划是HSTL或SSTL，但这二者仍要每输入耗费3mA。假如或许，引荐换用LVCMOS输入。此外，DCI规范是功耗大户。当连接到RLDRAM等存储器材时，请考虑在存储器上运用ODT，而在FPGA上运用LVDCI，以削减功耗。
5 嵌入式模块
用嵌入式模块代替可编程架构可明显下降功耗。嵌入式模块是定制规划的，因而其体积和开关电容都比可编程逻辑的小。这些模块的功耗是等效可编程逻辑的1/5～1/12。假如规划缩小并可装入较小的器材，则运用嵌入式模块能够下降静态功耗。一个潜在的缺陷是，运用大型嵌入式模块或许无法更有用地完结十分简略的功用。
6 时钟生成器
在时钟生成中考虑功耗要素能够削减功耗。数字时钟办理器广泛用于生成不同频率或相位的时钟。可是，DCM耗费的功率占VCCAUX不行小觑的一部分；因而，应尽或许约束运用DCM。经过运用多种输出（如CLK2X、CLKDV 和CLKFX），一个DCM常常可生成多种时钟。与为同一功用运用多个DCM比较，这是一种功耗较低的处理计划。
7 Block RAM的构建
多个Block RAM常常能够组合起来构成一个大型RAM。组合的办法能够对功耗含义严重。时序驱动的办法是并行拜访一切RAM。例如，能够用4个2k×9 RAM构成一个2k×36 RAM。这个较大RAM的拜访时刻与单个Block RAM相同；可是，其每次拜访的功耗却相当于4个Block RAM的功耗之和。
一种低功耗的处理计划是用4个512×36b RAM 构成相同的2k×36b RAM。每次拜访都会预先解码，以挑选拜访4个Block RAM之一。虽然预解码延伸了拜访时刻，但较大RAM每次拜访的功耗却与单个Block RAM大致相同。
低功耗研讨
1 下降电压
下降电压是削减功耗的最有用办法之一，并且随之而来的功用下降对许多并不要求最高功用的规划来说是能够承受的。不过，现在FPGA的作业电压规模很小，在某些电压灵敏型电路上还不能运用。
在Xilinx研讨实验室，CLB电路被从头规划成能在下降许多的电压下作业，以便在较低功耗状况下供给宽余的功用权衡地步。例如，关于90nm工艺，电压下降200mV可下降功耗40%，最高功用丢失25%；电压下降400mV可下降功耗70%，最高功用丢失55%。
2 细粒度电源开关
可编程逻辑规划特有的开支之一是并非一切片上资源都用于给定的规划。可是，未运用的资源坚持供电状况，并以漏电功耗的方式添加了总功耗。模块级电源开关可别离关掉未运用模块的供电。每个模块经过一个电源开关耦接到电源。开封闭合时，该模块作业。开关断开时，该模块从电源有用断开，然后使漏电功耗降到1/50～1/100。电源开关的粒度能够小到单个CLB和Block RAM。在规划中，这些电源开关能够经过装备比特流进行编程，也可由用户直接操控或经过拜访端口操控。实践规划的基准测验结果标明，细粒度电源开关可削减漏电功耗30%。
3 深睡觉方式
便携电子产品的首要要求之一是器材闲暇时功耗极低或无功耗。以Xilinx Spartan-3A FPGA为例，该芯片可经过进入休眠方式来达到此意图，这需求外部操控，复苏缓慢，且不能康复FPGA状况。规划动态操控上述细粒度电源开关，令其封闭一切内部模块供电，仅保存装备和电路状况存储组件为供电状况。这样构成的状况是一种深睡觉方式，其漏电功耗为额外功耗的1%～2%，保存FPGA状况，退出此方式仅需数微秒。
4 异构架构
电路的最高时钟频率取决于其时序要害型途径的推迟。非要害型途径的速度能够较慢而不影响全体芯片功用。在大型体系中，能够有几个速度要害型模块（如处理器中的数据通路），其他模块可所以非要害型（如缓存）。
当今的FPGA就功耗和速度而言是相同的；每个CLB 均有相同的功耗和速度特性。异构架构可下降功耗，这种架构包括一些低功耗（一起也较慢）的模块，办法是在低功耗模块中完结非要害型模块。这样做不影响全体芯片功用，由于时序要害型模块并未丢失功用。
创立异构架构的一种办法是，分配两条中心供电轨，即一条高电压轨（VDDH）和一条低电压轨（VDDL）。FPGA的每个器材用嵌入式电源开关挑选这二者之一，并相应选用高速度或低功耗特性。规划的具体时序承认之后，电压挑选便告完结，所以只要非要害型模块才应以VDDL供电。
创立异构架构的另一种办法是，将FPGA分红不同的区，并将这些区别离预制为具有高速度和低功耗特性。能够用不同电源电压、不同阈值或经过若干其他规划权衡条件来完结这些区。要防止功用下降，规划东西有必要将规划的时序要害型器材映像成高速度区，而将非要害型器材映射成低功耗区。
5 低摆幅信令
跟着FPGA容量添加，片上可编程互连的功耗越来越大。削减这种通讯功耗的一种有用办法是运用低摆幅信令，其间导线上的电压摆幅比电源电压摆幅低得多。如今，低摆幅信令常见于在高%&&&&&%性导线（如总线或片外链接）上进行通讯的状况。低摆幅驱动器和接收器比CMOS 缓冲器更杂乱，所以占用更多芯片面积。可是，跟着片上互连逐步成为全体功耗的较大组成部分，低摆幅信令的功耗优势将证明添加规划杂乱性是值得的。当然，FPGA用户不会看到内部信号电压的差异。
图3所示为具有上述某些概念的FPGA架构，其可编程异构架构由高速度和低功耗两个区组成。一个片上功耗方式操控器可办理各种降功耗方式，即深睡觉方式、悬挂方式和休眠方式。在架构内部，能够用专用的供电开关关掉每个逻辑块的电源。经过布线架构的通讯信号流经低摆幅驱动器和接收器，以下降互连功耗。 
图3 具有多种下降功耗处理计划的概念架构
定论
除了现在用于现代FPGA规划的动力优化计划，一些用户规划决议计划也能够发生明显的功耗效益。能够预见，未来的新技能中会有更斗胆地遏止功耗的架构处理计划，然后使新的FPGA使用成为或许
