2.1数字电路的低功耗规划
2.1.1数字电路的功耗模型和影响要素
以图2.1.1所示的最基本的反相器单元为例，CMOS数字电路的功耗能够分为静态功耗和动态功耗两个部分：
其间，静态功耗
式中，榜首项是P1和N1一起导通时的直流短路电流I SC引起的静态功耗；第二项是由漏泄电流引起，包含亚阈值电流和源漏区与衬底反向偏置时的漏泄电流。
动态功耗是对电路节点等效负载电容进行充放电所耗费的，也称为开关功耗，可表明为
式中，α0→1是开关活动因子，表明每个时钟周期内的情况跳变次数，其巨细与电路结构、逻辑功用、输入信号的情况和节点的初始情况有关，一般地，CMOS电路中有α0→1≤1；CL是等效负载电容；ƒ是时钟频率；VDD是电源电压。
在0.18μm及其以上的CMOS电路功耗中，占主导地位的是动态功耗，有时还需求考虑短路功耗，而在一般情况下，漏泄电流和稳态偏置电流功耗都能够疏忽。因而，要下降电路功耗，必定要从下降动态功耗下手，能够说，式（2.1.3）是低功耗数字电路的辅导公式。
式（2.1.3）能够看出，下降电路的动态功耗，能够有以下四种途径：
榜首，下降开关活动因子α0→1。在每个时钟周期内，并不是一切节点的情况都发生跳变，也不是一切情况的跳变都要耗费能量（如1→0的情况改动），所以下降开关活动因子的实质是，依据输入信号的组合情况，经过优化算法、逻辑结构等办法，减小不必要的耗能跳变。常选用的办法有，门控时钟技能、功耗预算/优化CAD技能和下降跳变编码技能。由于快速、精确地预算α0→1有很大的难度，所以急待开发有用的功耗预算CAD技能；其次，下降α0→1来下降动态功耗非常有用，并且有很大的潜力，所以这也是低功耗研讨的重要方面之一。
第二，下降等效负载电容CL。CL主要由两方面构成：一方面是后续门的输入门电容和反相器源漏区的电容，它们和器材工艺有关；另一方面互连线电容。
因而要下降CL，能够选用优化逻辑电路（如减小所用晶体管数目）、优化晶体管尺度、工艺映射中下降高活动因子的电容、地图中合理布局等办法。能够说，在规划的各个层次，都需求考虑到CL对功耗的影响。
第三，下降作业频率f.假如只是经过下降电路的频率来下降功耗，则它必定是以献身速度为价值的。所以时钟（频率）办理的战略是，在确保电路主频不变的情况下，经过多频率技能，即在不同体系部分中分配不同的频率，或许在规划地图时优化时钟树（Clock Tree），以尽或许地下降动态功耗。
第四，下降作业的电源电压V DD。由于功耗和电源电压的平方项成正比，所以这也是下降功耗最有用的办法。但在工艺尺度确认、一级近似条件下，电路推迟与VDD满意下式
即有Td∝(CdVDD)/(VDD-VTH)2,其间W和L分别是器材的栅宽和栅长，μ为载流子迁移率，COX为氧化层电容，VTH为MOS管阈值电压。
正如图2.1.2所示，从电路能量、推迟和作业电压的联系中能够看出，当VDD在2.5VTH到6VTH的范围内，推迟和能量推迟积的改动比较陡峭，在VDD=3VTH时，这两者到达最低值。当作业电压持续下降到挨近VTH时，推迟将急剧上升。
为了改进VDD下降引起的电路速度下降，能够选用并行或流水线结构，但这将使电路面积增大；别的一种补偿办法是，经过下降V TH来增大VDD /VTH值，但一起电路漏泄电流将增加，这时能够选用可变电压、可变阈值电压技能处理；在一些非要害电路中，也能够选用多电压、多阈值电压技能加以补偿。
2.1.2数字电路的低功耗规划办法
在现在AS%&&&&&%规划过程中，常选用的是自顶向下（Top-Down）流程。对功耗的优化也就能够考虑到，在不同的规划层次，有意图地挑选上述影响功耗的要素，在给定的功用束缚下，完结功耗最小化的方针。
从笼统层次来分，低功耗规划能够分为：体系级、结构级/算法级、寄存器传输级、逻辑/门级和地图级。在规划的不同层次，影响功耗的要素所起的效果各不相同，因而功耗优化的效果也不同；归纳地看，在芯片规划时越早考虑低功耗，取得的效果也越明显。
1体系、结构级
在这个层次上，从体系功用动身，分为静态低功耗规划和动态功耗办理（Dynamic Power Management，DPM）技能两种。静态低功耗规划是在考虑体系的详细完结时，选用不同的电路结构和不同的编码办法，在规划阶段（如归纳和修改）完结低功耗；而动态功耗办理技能是和运转期间的行为密切相关，它需求充分考虑体系和使命或许和负载的联系，做出相应的判定，来完结低功耗。
1）静态低功耗办法
①电路结构
并行（Parallelism）结构是将一个数据处理功用模块分为几个相同的子模块，并行处理数据，然后挑选对应的输出。这种计划答应在坚持总模块速度不变的情况下，下降各个子模块的电压、频率等要素，使总功耗下降，但价值是将增加芯片的面积。
流水线（Pipeline）结构是在坚持整体速度不变的前提下，将数据分段后接连慢速处理，速度余量则能够经过下降电压来下降功耗。假如和并行结构相结合，就能够取得更好的功耗节约效果。
②电压技能
和改进电路结构相同，电压技能也是为了补偿作业电压的下降带来的速度下降[26，27]。多电压技能，是针对不同的功用要求，体系中各部分也选用不同的作业电压以节约功耗，但这需求额定的片内电压转化器。
③编码优化
常用的二进制编码中，选用一切闲暇的高位作符号扩展位，这将增加耗能的跳变。符号-数值编码（如格雷码等）办法只用最高位代表符号，假如用它来替代二进制编码，能够削减由于数据符号改动而发生的功耗。
2）动态功耗办理技能
是体系级功耗优化中的一个有用手法。依据负载的恳求，子体系能够分为作业和闲暇形式。在闲暇形式下，能够将子体系关断，进入低功耗的待机（Standby）
和不耗费能量的睡觉（Sleep）情况；反之，则将子体系唤醒，进入正常的作业形式。
这种有挑选地关断闲暇的子体系，下降功耗的效果非常明显，如在PC体系级功耗办理中，最常见的是将无执行使命的硬盘和显示器关断以节约功耗。
这种计划的局限性在于，在功耗情况切换过程中，一般有推迟，唤醒处于睡觉情况的子体系也需求更多的能量。因而，DPM技能需求处理以下问题：一是何时将子体系关断，关断多久；二是是否值得关断，即康复情况是否需求更多的能量。这些都是判定战略需求研讨的内容，现在最常用的办法可分为三种：依据超时（Timeout）的办法、依据预预算（Predictive）的办法、依据随机理论（Stochastic）的办法。
和上述改动子体系的功耗情况不同，动态电压等份额改动（Dynamic Voltage Scaling， DVS）技能是依据体系的作业情况，依据区间（Interval-based）或依据线程（Thread-based）来猜测体系负载[33，34]，动态地改动体系的作业电压。动态电压和频率等份额改动（Dynamic Voltage and Frequency Scaling）技能则是一起改动作业电压和频率，取得最低的体系功耗。
和静态低功耗规划比较，DPM技能由于要猜测体系和负载、体系和电源的联系，动态地调整作业情况、电压和频率，对体系作业情况的建模、猜测算法都更杂乱，有更多的作业急待展开，可是能够必定的是，DPM技能下降功耗的效果也更明显。
2寄存器传输级
作为归纳（排序和分配）的高层次结构，RTL层次将包含一个操控部分（也称操控器）和一个操作部分（也称数据通路），如图2.1. 3所示。
数据通路以寄存器为特征，而操控器是由组合逻辑来完结，因而，RTL级低功耗规划的方针将是时序和组合逻辑，这能够选用硬件描绘言语VHDL和VERILOG来完结。别的，RTL的笼统层次决议了它不或许触及电源电压和电容，因而下降功耗的途径主要是下降开关活动因子，即减小寄存器和组合逻辑的跳变频率。
1）操作数
在RTL层次，操作数别离（Operand Isolation ）是针对组合逻辑最常用的低功耗技能，其实质是在组合逻辑模块间参加一个锁存器，当锁存器的使能无效时，寄存器保存值不加以更新，组合途径被间隔[36，37]。只要在进行有用运算时，组合逻辑才有耗能的跳变发生，这样便下降了此模块的功耗。
操作数变形（Operand Transformation）有时也称为数据通路的重排序，便是指在不影响逻辑功用的条件下，以翻转频率最低为战略，对电路单元从头排序来下降功耗的技能。
2）门控时钟技能
现在，门控时钟（Clock-gated）技能被认为是最有用的下降功耗的办法之一，所操控的方针不只能够是寄存器、锁存器、时钟发生电路等，乃至还能够使用门控时钟散布来操控子体系。
以寄存器为例，门控时钟的基本思想是，经过一个门控或使能信号来操控时钟，即在所谓的门控时钟单元的输出端发生一个“门控时钟”信号，替代寄存器原有的时钟输入信号。当寄存器暂时不作业时，门控时钟使寄存器处于不触发的情况，然后阻断了输入数据的更新，削减了无效的开关活动。在如图2.1.4所示的门控时钟单元中，常用锁存器来避免使能信号传播到输出端时发生的毛刺。
应该指出，时钟频率升高时，时钟误差（Clock Skew）的影响将不容忽视，由此将增加时钟树规划的杂乱程度；考虑到门控时钟逻辑的操控电路所发生的额定功耗，门控时钟技能合适使用在较高笼统层次；别的，在漏泄电流功耗为主时，门控时钟的效果不大。
3逻辑/门级
这两个层次的重要特点是能够在较宽的范围内使用先进的低功耗技能。在逻辑优化过程中，一些技能参数如电源电压是固定的，当要完结一个给定的逻辑时，规划的自由度能够在挑选功用和确认门单元的尺度上。有较多的文献研讨了两个层次的低功耗技能。
1）部分转化技能：部分转化（local Transformation）
包含工艺映射（Technology Mapping）、管脚改换（Pin Permutation）、情况分配（phase assignment）等办法，一般是施加在门网表上，并且是针对具有大开关电容的节点。其基本思想为：在方针节点邻近，置换一个或几个门单元，以减小电容和开关活动因子。可是，这种办法有必要注意在短路电流和输出功耗之间取得均衡。
在逻辑归纳阶段，常用的转化技能有工艺映射，其意图在于，将一个经与工艺无关的优化程序优化后的逻辑网络，映射到一个预界说门单元的方针库。映射战略如下：一是将具有高开关活动因子的节点映射到单元的内部节点，以下降电容值；二是门单元尺度的挑选要在单元的驱动才能和功耗之间取得折衷；三是与功耗相关的工艺映射计划中，还需求考虑小的推迟和面积映射。为了进一步下降功耗，在工艺映射前，一般要将具有杂乱节点的原始电路分化成一系列具有基本功用的门单元，即所谓的工艺分化（Technology Decomposition）；当一个电路完结映射后，还能够经过门重界说尺度（Gate Resizing）和管脚改换，减小不必要的大尺度的门单元和逻辑等效的管脚摆放，来完结优化功耗。
情况分配是经过在节点间增加反相器，使操作的输入信号反相，一起也使输出反相。这种门级转化技能减小功耗的途径如下：一是参加的反相器增加了其它转化的时机，能够和原有相邻的反相器作相当多的改换，如兼并、吊销等；二是这种办法能将高开关活动因子节点通路上的反相器移走，然后具有更低的功耗。
2）预决算办法指在原有电路中，参加一个预决算（Pre-computation）逻辑电路的办法。其基本思想为：在提早一个时钟周期内，有挑选地预预算电路的逻辑输出值，并在接下来的一个周期内，关掉电路内部的某些单元，下降节点的开关活动因子和电容来下降功耗。
3）新的逻辑电路结构逻辑结构的类型和电路的功耗、面积、速度密切相关。为了取得更低的功耗，有较多文献研讨了逻辑结构的优化。
CPL（Pass Transistor Logic）是一种研讨得较多的低功耗逻辑电路。它用两组NMOS传输门完结互补的两个逻辑信号，两个PMOS管用作反应管，将NMOS传输门传输的高电平上拉到电源电压。CPL电路的长处是输入负载小，输出驱动才能强，缺陷是固有节点多、连线多、布线难度大。
动态逻辑电路有较低的功耗，尤其是动态差分逻辑由于具有更高的噪声按捺特性而受到重视，文献[49]提出了研讨了有限摆幅逻辑（Swing Limited Logic，SLL），能够在给定的电源电压下完结高功用，能量推迟积比传统的电路低一个数量级。
4地图级
1）布局布线在低功耗地图规划中，合理的布局布线是要害。传统的布局和布线是以面积和延时为考虑要点，因而常常寻求布线最短、电容最小；而面向低功耗的布局布线办法，不只考虑传统的规划方针，还要和规划中的信号活动性结合，以信号活动性和%&&&&&%乘积最小为优化方针，完结低功耗[50]。
2）时钟树规划地图规划中，时序电路是下降功耗的一个要点。在同步体系中，时钟一般耗费总能量中很大的一部分；不同的规划方针中，时钟发生和时钟散布的功耗所占体系功耗的份额能够到达30%乃至40%.在这个阶段，时钟网络散布即时钟树结构的优化，以及驱动办法的挑选，使用缓冲器刺进优化和变线宽优化，能够在节点延时和功耗之间取得折衷。别的，鉴于时钟误差对电路功用的重要影响，在确保电路时序的前提下，能够选用特定的非零误差时钟树，来取得有利的功耗下降以及时钟频率和电路稳定性的改进。
