因为具有高集成度、高速、可编程等长处，现场可编程门阵列(Field Programmable Gate Array，FPGA)现已被广泛使用于中高速群路解调处理范畴。数字分路技能是全数字群解调器的重要组成部分，也是群解调器完成过程中耗费硬件资源较大的部分，所以规划合理的分路完成结构将对整个解调器的处理速度和硬件开支发生较大影响。现在，选用FPGA完成数字分路首要存在的问题是FPGA芯片中乘法器资源受限。因而，在已知硬件FPGA芯片乘法器资源束缚条件下，规划更为有用的数字分路完成结构是现在重要的研讨内容。
1 算法结构
针对输入信号各子带在频域中是按偶型堆积摆放和均匀切割的，如图1所示，可选用均匀DFT滤波器组完成其有用数字分路。在图1中，输入信号的基本参数如下：(1)每路载波的符号速率为R=2 Msample·s-1;(2)载波距离为△f=3.2 MHz;(3)采样速率为Fs=32 MHz。
图2给出了单个支路信号处理原理示意图。输入信号首要选用复指数序列e-jωk进行调制(其间，ωk=
，k=0，1，2，…，K-1为第k个子带的中心频率，K为分路路数);然后再将调制后的信号经过低通滤波器进行滤波;最终将滤波后的信号进行降采样(降采样率为M)，得到第k个子带信号。该数学模型可表明为
其间，x(n)表明输入信号;h(n)表明剖析滤波器;
;K表明分路路数;M表明降采样率。依据这一数学模型，依据均匀DFT滤波器组数字分路技能，有依据多相结构和加权叠接-相加结构两种完成结构。
因为输入信号速率为32 MHz，各子带频率距离为3.2 MHz，则分路路数K=32/3.2=10。又因为每路输出信号速率为2×4=8 MHz，则降采样率M=32/8=4，因而逻辑上可以依照K=M(其间，I=2.5)方法的多相结构完成数字分路。
在式(1)中，经过变量置换n=rK+ρ，ρ=0，1，…，K-1，得到
式(5)的括号中界说了一个I个抽样的内插器，令yρ(m)是内插器的输出，则该项对应的数学模型如图3所示。
依据式(5)所示，则依据均匀DFT滤波器组数字分路技能完成结构如图4所示，详细完成过程如下
(1)对输入信号x(n)进行10路并行转化，得到10路子信号xρ(r)，ρ=0，1，…，9，此刻信号速率由fs=32 MHz变为f=32 MHz/10=3.2 MHz。
(2)对每一路子信号xρ(r)进行5倍速率内插，并别离选用对应的滤波器*
进行滤波，得到10路输出信号yρ(m)，每一路对应的滤波器
可以由剖析滤波器h(n)依照式(4)得到，此刻信号yρ(m)的速率由3.2 MHz变为3.2 MHz×5=16 MHz。
(3)对10路yρ(m)信号别离进行2倍下采样，变为zρ(m)。
(4)对上述得到的10路并行信号进行10点FFT核算，得到分路后的10路信号。
在图4中，呈现了10点FFT核算，为有用节约乘法器的资源，对10点FFT核算进行改换处理，分解为5点FFT的核算。10点FFT改换可表明为式(6)
由式(8)可得，一个10点的FFT运算可等效为一级5点FFT和2点FFT的级联运算。详细完成框图如图5所示。
5点FFT改换可表明为
将式(9)打开，得
2 FPGA完成及测验成果
依据上述算法剖析，结合FPGA资源与速度交换的处理思路，对10路信号的数字分路FPGA完成结构进行规划，详细处理流程如图6所示。
在图6中，整个10路信号数字分路模块共分为2大部分，第1部分是多相滤波核算单元，第2部分为10点FFT核算单元，两个模块在调度操控模块的操控下作业。整个模块的作业时钟fclk=96 MHz，原型滤波器选用110阶的匹配滤波器，滤波器的幅频特性曲线如图7所示。整个10点数字分路的FPGA处理流程如下。
(1)输入信号一起进入11组并行作业的RAM存储区，每进20个数据做一次流水处理，每个流水处理共有60个处理时钟，共进行5次10点FFT核算;也就是说每进20个数，输出50个数，每路5个点。
(2)调度操控模块操控11个存储RAM在每个时钟周期发生11个不同数据，一起操控原型滤波器系数组发生11个多相滤波系数，11个数据和11个多相滤波系数进行相乘及累加发生1个FFT核算输入点;每10个FFT核算输入点组成1个10点FFT核算组，并用使能信号标识，串行送给10点FFT核算单元。
(3)依据10点FFT拆分为2个5点FFT和5个2点FFT核算流程及式(11)的数学核算公式，对多相滤波核算单元串行输入的10个数据复制成相同的5组，第1组推迟4个时钟周期输出，第2～5组在调度操控模块的操控下分时乘以不同的FFT核算系数，然后对5组输出数据进行时延调整及累加求和，别离串行输出2组5点FFT核算成果;对第1组数据在调度操控模块的操控下分时乘以不同相位调整系数，对第2组推迟4个时钟周期输出;最终对2组输出数据进行时延调整及累加求和，串行输出10个FFT核算成果，并经过使能信号对10个FFT核算成果进行标识，使能信号的上升沿代表第1路数据。
文中的10路信号数字分路结构在Xilinx的Vitex-4器材上完成，详细型号是xc4vsx55-11ff148，图8给出了10路信号数字分路的输入输出接口，表1给出了算法的硬件资源占用状况。
3 仿真验证及实践测验成果
在ISE9.2.1环境下，选用VHDL完成了10路信号的数字分路模块的开发，并选用ModeMm 6.2b软件进行仿真验证。一起，为验证规划的10路信号的数字分路模块的正确性，将10路信号的数字分路模块连同解调模块在建立的测验体系中进行了实践测验。测验输入信号源为10路QPSK信号，10路8PSK信号以及10路16APSK信号;测验输出为10路信号的分路输出星座图及解调位同步后的星座图。图9为3种调制方法的分路输出星座图，图10为3种调制方法位同步后的星座图。
4 结束语
本文介绍了一种依据FPGA的10路信号的数字分路完成结构，在ISE9.2.1环境下，选用VHDL言语进行了完成，并在硬件平台上对分路程序的功能进行了测验。该结构可以有用下降FPGA的硬件资源耗费，尤其是乘法器的资源耗费，在全数字群解调器工程完成中有着杰出的使用远景。
