高速PCB规划攻略之一
第一篇 PCB布线
在PCB规划中，布线是完结产品规划的重要进程，能够说前面的准备作业都是为它而做的， 在整个PCB中，以布线的规划进程限制最高，技巧最细、作业量最大。PCB布线有单面布线、 双面布线及多层布线。布线的办法也有两种：主动布线及交互式布线，在主动布线之前， 能够用交互式预先对要求比较严厉的线进行布线，输入端与输出端的边线应防止相邻平行， 防止发作反射搅扰。必要时应加地线阻隔，两相邻层的布线要相互笔直，平行简略发作寄生耦合。
主动布线的布通率，依赖于杰出的布局，布线规矩能够预先设定， 包括走线的曲折次数、导通孔的数目、步进的数目等。一般先进行探究式布经线，快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行大局的布线途径优化，它能够依据需求断开已布的线。 并试着从头再布线，以改进全体作用。
对现在高密度的PCB规划已感觉到贯穿孔不太习惯了， 它糟蹋了许多名贵的布线通道，为处理这一敌对，呈现了盲孔和埋孔技能，它不只完结了导通孔的作用， 还省出许多布线通道使布线进程完结得愈加便利，愈加流通，更为完善，PCB 板的规划进程是一个杂乱而又简略的进程，要想很好地把握它，还需广阔电子工程规划人员去自已领会， 才干得到其间的真理。
1 电源、地线的处理
既使在整个PCB板中的布线完结得都很好，但由于电源、 地线的考虑不周到而引起的搅扰，会使产品的功用下降，有时乃至影响到产品的成功率。所以对电、 地线的布线要仔细对待，把电、地线所发作的噪音搅扰降到最低极限，以确保产品的质量。
对每个从事电子产品规划的工程人员来说都理解地线与电源线之间噪音所发作的原因， 现只对下降式按捺噪音作以表述：
（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的联系是：地线＞电源线＞信号线，一般信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm
对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来运用(模仿电路的地不能这样运用)
（3）、用大面积铜层作地线用,在印制板上把没被用上的当地都与地相衔接作为地线用。或是做成多层板，电源，地线各占用一层。
2 数字电路与模仿电路的共地处理
现在有许多PCB不再是单一功用电路（数字或模仿电路），而是由数字电路和模仿电路混合构成的。因此在布线时就需求考虑它们之间相互搅扰问题，特别是地线上的噪音搅扰。
数字电路的频率高，模仿电路的灵敏度强，对信号线来说，高频的信号线尽或许远离灵敏的模仿电路器材，对地线来说，整人PCB对外界只要一个结点，所以有必要在PCB内部进行处理数、模共地的问题，而在板内部数字地和模仿地实践上是分隔的它们之间互不相连，只是在PCB与外界衔接的接口处（如插头号）。数字地与模仿地有一点短接，请注意，只要一个衔接点。也有在PCB上不共地的，这由体系规划来决议。
3 信号线布在电（地）层上
在多层印制板布线时，由于在信号线层没有布完的线剩余现已不多，再多加层数就会构成糟蹋也会给出产增加必定的作业量，本钱也相应增加了，为处理这个敌对，能够考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。由于最好是保存地层的完好性。
4 大面积导体中衔接腿的处理
在大面积的接地（电）中，常用元器材的腿与其衔接，对衔接腿的处理需求进行归纳的考虑，就电气功用而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装置就存在一些不良危险如：①焊接需求大功率加热器。②简略构成虚焊点。所以统筹电气功用与工艺需求，做成十字花焊盘，称之为热阻隔（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过火散热而发作虚焊点的或许性大大削减。多层板的接电（地）层腿的处理相同。
5 布线中网络体系的作用
在许多CAD体系中，布线是依据网络体系决议的。网格过密，通路尽管有所增加，但步进太小，图场的数据量过大，这必定对设备的存贮空间有更高的要求，一起也目标核算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被装置孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格体系来支撑布线的进行。
规范元器材两腿之间的间隔为0.1英寸(2.54mm),所以网格体系的根底一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
6 规划规矩查看（DRC）
布线规划完结后，需仔细查看布线规划是否契合规划者所拟定的规矩，一起也需承认所拟定的规矩是否契合印制板出产工艺的需求，一般查看有如下几个方面：
（1）、线与线，线与元件焊盘，线与贯穿孔，元件焊盘与贯穿孔，贯穿孔与贯穿孔之间的间隔是否合理，是否满意出产要求。
（2）、电源线和地线的宽度是否适宜，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的当地。
（3）、关于要害的信号线是否采纳了最佳办法，如长度最短，加维护线，输入线及输出线被明显地分隔。
（4）、模仿电路和数字电路部分，是否有各自独立的地线。
（5）后加在PCB中的图形（如图标、注标）是否会构成信号短路。
（6）对一些不抱负的线形进行修正。
（7）、在PCB上是否加有工艺线？阻焊是否契合出产工艺的要求，阻焊尺度是否适宜，字符标志是否压在器材焊盘上，防止影响电装质量。
（8）、多层板中的电源地层的外框边际是否缩小，如电源地层的铜箔显露板外简略构成短路。
第二篇 PCB布局
在规划中，布局是一个重要的环节。布局成果的好坏将直接影响布线的作用，因此能够这样以为，合理的布局是PCB规划成功的第一步。
布局的办法分两种，一种是交互式布局，另一种是主动布局，一般是在主动布局的根底上用交互式布局进行调整，在布局时还可依据走线的状况对门电路进行再分配，将两个门电路进行交流，使其成为便于布线的最佳布局。在布局完结后，还可对规划文件及有关信息进行回来标示于原理图，使得PCB板中的有关信息与原理图相一致，以便在往后的建档、更改规划能同步起来, 一起对模仿的有关信息进行更新，使得能对电路的电气功用及功用进行板级验证。
–考虑全体漂亮
一个产品的成功与否，一是要重视内涵质量，二是统筹全体的漂亮，两者都较完美才干以为该产品是成功的。
在一个PCB板上，元件的布局要求要均衡，疏密有序，不能虎头蛇尾或一头沉。
–布局的查看
印制板尺度是否与加工图纸尺度相符？能否契合PCB制作工艺要求？有无定位符号？
元件在二维、三维空间上有无抵触？
元件布局是否疏密有序，摆放规整？是否悉数布完？
需常常替换的元件能否便利的替换？插件板刺进设备是否便利？
热敏元件与发热元件之间是否有恰当的间隔？
调整可调元件是否便利？
在需求散热的当地，装了散热器没有？空气流是否晓畅？
信号流程是否顺利且互连最短？
插头、插座等与机械规划是否敌对？
线路的搅扰问题是否有所考虑？
第三篇 高速PCB规划
（一）、电子体系规划所面对的应战
跟着体系规划杂乱性和集成度的大规模进步，电子体系规划师们正在从事100MHZ以上的电路规划，总线的作业频率也现已抵达或许超越50MHZ，有的乃至超越100MHZ。现在约50% 的规划的时钟频率超越50MHz，将近20% 的规划主频超越120MHz。
当体系作业在50MHz时，将发作传输线效应和信号的完好性问题；而当体系时钟抵达120MHz时，除非运用高速电路规划常识，不然根据传统办法规划的PCB将无法作业。因此，高速电路规划技能现已成为电子体系规划师有必要采纳的规划手法。只要经过运用高速电路规划师的规划技能，才干完结规划进程的可控性。
（二）、什么是高速电路
一般以为假如数字逻辑电路的频率抵达或许超越45MHZ~50MHZ，而且作业在这个频率之上的电路现已占到了整个电子体系必定的份量（比如说１／３），就称为高速电路。
实践上，信号边缘的谐波频率比信号本身的频率高，是信号快速改动的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期成果。因此，一般约好假如线传达延时大于1/2数字信号驱动端的上升时刻，则以为此类信号是高速信号并发作传输线效应。
信号的传递发作在信号状况改动的瞬间，如上升或下降时刻。信号从驱动端到接纳端经过一段固定的时刻，假如传输时刻小于1/2的上升或下降时刻，那么来自接纳端的反射信号将在信号改动状况之前抵达驱动端。反之，反射信号将在信号改动状况之后抵达驱动端。假如反射信号很强，叠加的波形就有或许会改动逻辑状况。
（三）、高速信号的确认
上面咱们界说了传输线效应发作的前提条件，可是怎么得知线延时是否大于1/2驱动端的信号上升时刻？ 一般地，信号上升时刻的典型值可经过器材手册给出，而信号的传达时刻在PCB规划中由实践布线长度决议。下图为信号上升时刻和答应的布线长度(延时)的对应联系。
PCB 板上每单位英寸的延时为 0.167ns.。可是，假如过孔多，器材管脚多，网线上设置的束缚多，延时将增大。一般高速逻辑器材的信号上升时刻大约为0.2ns。假如板上有GaAs芯片，则最大布线长度为7.62mm。
设Tr 为信号上升时刻， Tpd 为信号线传达延时。假如Tr≥4Tpd，信号落在安全区域。假如2Tpd≥Tr≥4Tpd，信号落在不确认区域。假如Tr≤2Tpd，信号落在问题区域。关于落在不确认区域及问题区域的信号，应该运用高速布线办法。
（四）、什么是传输线
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，由于绝缘层的原因，并联电阻阻值一般很高。将寄生电阻、电容和电感加到实践的PCB连线中之后，连线上的终究阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或阻隔层的介电常数越高，特征阻抗就越小。假如传输线和接纳端的阻抗不匹配，那么输出的电流信号和信号终究的安稳状况将不同，这就引起信号在接纳端发作反射，这个反射信号将传回信号发射端并再次反射回来。跟着能量的削弱反射信号的起伏将减小，直到信号的电压和电流抵达安稳。这种效应被称为振动，信号的振动在信号的上升沿和下降沿常常能够看到。
（五）、传输线效应
根据上述界说的传输线模型，归纳起来，传输线会对整个电路规划带来以下效应。
• 反射信号Reflected signals
• 延时和时序过错Delay & TIming errors
• 屡次跨过逻辑电平门限过错False Switching
• 过冲与下冲Overshoot/Undershoot
• 串扰Induced Noise (or crosstalk)
• 电磁辐射EMI radiaTIon
5.1 反射信号
假如一根走线没有被正确完结(终端匹配)，那么来自于驱动端的信号脉冲在接纳端被反射，然后引发不预期效应，使信号概括失真。当失真变形非常明显时可导致多种过错，引起规划失利。一起，失真变形的信号对噪声的灵敏性增加了，也会引起规划失利。假如上述状况没有被满意考虑，EMI将明显增加，这就不单单影响本身规划成果，还会构成整个体系的失利。
反射信号发作的首要原因：过长的走线；未被匹配完结的传输线，过量电容或电感以及阻抗失配。
5.2 延时和时序过错
信号延时和时序过错表现为：信号在逻辑电平的高与低门限之间改动时坚持一段时刻信号不跳变。过多的信号延时或许导致时序过错和器材功用的紊乱。
一般在有多个接纳端时会呈现问题。电路规划师有必要确认最坏状况下的时刻延时以确保规划的正确性。信号延时发作的原因：驱动过载，走线过长。
5.3 屡次跨过逻辑电平门限过错
信号在跳变的进程中或许屡次跨过逻辑电平门限然后导致这一类型的过错。屡次跨过逻辑电平门限过错是信号振动的一种特别的办法，即信号的振动发作在逻辑电平门限邻近，屡次跨过逻辑电平门限会导致逻辑功用紊乱。反射信号发作的原因：过长的走线，未被完结的传输线，过量电容或电感以及阻抗失配。
5.4 过冲与下冲
过冲与下冲来源于走线过长或许信号改动太快两方面的原因。尽管大多数元件接纳端有输入维护二极管维护，但有时这些过冲电平会远远超越元件电源电压规模，损坏元器材。
5.5 串扰
串扰表现为在一根信号线上有信号经过期，在PCB板上与之相邻的信号线上就会感应出相关的信号，咱们称之为串扰。
信号线间隔地线越近，线间隔越大，发作的串扰信号越小。异步信号和时钟信号更简略发作串扰。因此解串扰的办法是移开发作串扰的信号或屏蔽被严峻搅扰的信号。
5.6 电磁辐射
EMI(Electro-MagneTIc Interference)即电磁搅扰，发作的问题包括过量的电磁辐射及对电磁辐射的灵敏性两方面。EMI表现为当数字体系加电运行时，会对周围环境辐射电磁波，然后搅扰周围环境中电子设备的正常作业。它发作的首要原因是电路作业频率太高以及布局布线不合理。现在已有进行 EMI仿真的软件东西，但EMI仿真器都很贵重，仿真参数和边界条件设置又很困难，这将直接影响仿真成果的准确性和实用性。最一般的做法是将操控EMI的各项规划规矩应用在规划的每一环节，完结在规划各环节上的规矩驱动和操控。
（六）、防止传输线效应的办法
针对上述传输线问题所引进的影响，咱们从以下几方面谈谈操控这些影响的办法。
6.1 严厉操控要害网线的走线长度
假如规划中有高速跳变的边缘，就有必要考虑到在PCB板上存在传输线效应的问题。现在遍及运用的很高时钟频率的快速集成电路芯片更是存在这样的问题。处理这个问题有一些根本原则：假如选用CMOS或TTL电路进行规划，作业频率小于10MHz，布线长度应不大于7英寸。作业频率在50MHz布线长度应不大于1.5英寸。假如作业频率抵达或超越75MHz布线长度应在1英寸。关于GaAs芯片最大的布线长度应为0.3英寸。假如超越这个规范，就存在传输线的问题。
6.2 合理规划走线的拓扑结构
处理传输线效应的另一个办法是挑选正确的布线途径和终端拓扑结构。走线的拓扑结构是指一根网线的布线次序及布线结构。当运用高速逻辑器材时，除非走线分支长度坚持很短，不然边缘快速改动的信号将被信号骨干走线上的分支走线所歪曲。一般景象下，PCB走线选用两种根本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)散布。
关于菊花链布线，布线从驱动端开端，顺次抵达各接纳端。假如运用串联电阻来改动信号特性，串联电阻的方位应该紧靠驱动端。在操控走线的高次谐波搅扰方面，菊花链走线作用最好。但这种走线办法布通率最低，不简略100%布通。实践规划中，咱们是使菊花链布线中分支长度尽或许短，安全的长度值应该是：Stub Delay <= Trt *0.1.
例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配完结。可是这种走线结构使得在不同的信号接纳端信号的接纳是不同步的。
星形拓扑结构能够有用的防止时钟信号的不同步问题，但在密度很高的PCB板上手艺完结布线好不简单。选用主动布线器是完结星型布线的最好的办法。每条分支上都需求终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可经过手艺核算，也可经过CAD东西核算出特征阻抗值和终端匹配电阻值。
在上面的两个比如中运用了简略的终端电阻，实践中可挑选运用更杂乱的匹配终端。第一种挑选是RC匹配终端。RC匹配终端能够削减功率耗费，但只能运用于信号作业比较安稳的状况。这种办法最适合于对时钟线信号进行匹配处理。其缺陷是RC匹配终端中的电容或许影响信号的形状和传达速度。
串联电阻匹配终端不会发作额定的功率耗费，但会减慢信号的传输。这种办法用于时刻延迟影响不大的总线驱动电路。 串联电阻匹配终端的优势还在于能够削减板上器材的运用数量和连线密度。
最终一种办法为别离匹配终端，这种办法匹配元件需求放置在接纳端邻近。其长处是不会拉低信号，而且能够很好的防止噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。
此外，关于终端匹配电阻的封装型式和装置型式也有必要考虑。一般SMD外表贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。假如挑选一般直插电阻也有两种装置办法可选：笔直办法和水平办法。
笔直装置办法中电阻的一条装置管脚很短，能够削减电阻和电路板间的热阻，使电阻的热量愈加简略散发到空气中。但较长的笔直装置会增加电阻的电感。水平装置办法因装置较低有更低的电感。但过热的电阻会呈现漂移，在最坏的状况下电阻成为开路，构成PCB走线完结匹配失效，成为潜在的失利要素。
6.3 遏止电磁搅扰的办法
很好地处理信号完好性问题将改进PCB板的电磁兼容性(EMC)。其间非常重要的是确保PCB板有很好的接地。对杂乱的规划选用一个信号层配一个地线层是非常有用的办法。此外，使电路板的最外层信号的密度最小也是削减电磁辐射的好办法，这种办法可选用”外表积层”技能”Build-up”规划制做PCB来完结。外表积层经过在一般工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来完结 ，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因此可下降 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；一起小体积特征意味着高密度引脚封装器材能够被运用，这又使得连线长度下降，然后电流回路减小，进步电磁兼容特性。
6.4 其它可选用技能
为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片增加去耦电容。这能够有用去除电源上的毛刺的影响并削减在印制板上的电源环路的辐射。
当去耦电容直接衔接在集成电路的电源管腿上而不是衔接在电源层上时，其滑润毛刺的作用最好。这便是为什么有一些器材插座上带有去耦电容，而有的器材要求去耦电容距器材的间隔要满意的小。
任何高速和高功耗的器材应尽量放置在一起以削减电源电压瞬时过冲。
假如没有电源层，那么长的电源连线会在信号和回路间构成环路，成为辐射源和易感应电路。
走线构成一个不穿过同一网线或其它走线的环路的状况称为开环。假如环路穿过同一网线其它走线则构成闭环。两种状况都会构成天线效应(线天线和环形天线)。天线对外发作EMI辐射，一起本身也是灵敏电路。闭环是一个有必要考虑的问题，由于它发作的辐射与闭环面积近似成正比。
结束语
高速电路规划是一个非常杂乱的规划进程，ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI剖析软件(INCASES,Hot-Stage)应用于剖析和发现问题。本文所论述的办法便是专门针对处理这些高速电路规划问题的。此外，在进行高速电路规划时有多个要素需求加以考虑，这些要素有时相互敌对。如高速器材布局时方位接近，虽能够削减延时，但或许发作串扰和明显的热效应。因此在规划中，需权衡各要素，做出全面的折衷考虑；既满意规划要求，又下降规划杂乱度。高速PCB规划手法的选用构成了规划进程的可控性，只要可控的，才是牢靠的，也才干是成功的！
