数字下变频（DDC）便是经过混频、抽取和滤波等过程，下降射频带通采样信号或中频采样信号的采样频率，以确保后续DSP正常地进行基带信号处理。DDC是软件无线电体系的首要部分，它改变了一般的无线电规划，完结数字域的下变频。一起，数字下变频又是数字处理运算量最大、速度要求最高的部分，也是最难完结的部分。文献［1］对DDC的各功用模块的高效算法并对各类滤波器的合理分组级联进行了研讨、提炼与总结，并将各算法融为一体，从软件完结的视点经过滤波器的分组级联完结了对体系的建立。但没有针对特定的硬件给出体系的详细完结，在实践完结时，往往面对算法完结实时性不行，硬件所需乘法器太多的坏处，难以到达体系要求的目标。
另一种思路便是避开彻底用软件完结DDC，转而选用软硬件相结合的办法进行，把核算量最大的数字下变频和抽取体系用专门的硬件芯片完结，其原理依然经过多类滤波器的分组级联完结。虽然现在的硬件DDC芯片现已能够到达很高的功用要求，但毕竟与软件无线电的思维相悖，不能完结或许不能彻底完结渠道通用，更新晋级便利等功用。
现在针对数字下变频，除了选用多片DSP组成并行处理模块外，一般都探究选用下变频处理的高效算法。本文针对这些高效算法做了总结，进行合理的分组级联并引进流水线技能以便于在FPGA上完结。
2 滤波器的分组级联技能
抽取滤波器组一般由乘法器和加法器阵列完结。FPGA进行完结时，依托内嵌的DSP模块完结乘法器和加法器／累加器运算，为了节约FPGA的有限的DSP模块资源，规划面对的最大应战是战胜需求许多乘法器的坏处。
假如将FIR抽取滤波器分化成多个独立滤波器，在满意体系功用要求下，又能够有用削减完结整个滤波器所需的抽头总数。一起，多组滤波器进行分组级联后，便于进行流水线处理，一起因为越靠后级，信号速率越低，便于进行分时复用，这些能够有用削减乘法器需求。
由文献［4］的剖析，CIC滤波器的系数全为1，能够变滤波运算的加乘法为全加，FPGA完结时，只需进行累加运算；只需FPGA的作业频率能到达信号速率即可，所以CIC滤波器特别适宜于DDC的榜首级。
HB滤波器一半左右的系数为0，经过榜首级CIC滤波器的抽取后，信号速率现已下降许多，此刻选用HB滤波器，能够再削减一半左右的乘法器需求。因而适宜作为CIC抽取滤波后的一级。
信号经过CIC，HB滤波抽取，信号速率相对来说现已很低，此刻能够进行更高阶的FIR滤波，使得滤波器的通带动摇、过渡带带宽、阻带最小衰减等目标契合体系要求。一起有用下降了对乘法器的要求，便于进行分时复用。
3 滤波器的分组级联技能优化
由FIR理论知：要满意根本的滤波器衰减和噪声特性要求，抽取系数为N的单个滤波器需求许多的抽头（乘法器）才干完结。最新的Virtex-5系列FPGA内嵌的DSP48E模块（首要包括硬件乘法和加法单元，能在一个时钟内完结乘法和加法操作）的最高作业频率是550 MHz，而Virtex-5 LX330T供给了多达192个DSP Slice，但考虑到FPGA还需完结后级的信号处理和解调，依然有必要尽量削减体系对乘法器的需求。
3.1 对称的滤波器系数
系数对称的DDC抽取滤波器能够用来取得最多50％的乘法器节约作用。在对称条件下，n个抽头的FIR滤波器系数h（0），h（1），…，h（n）满意：
因为h（k），h（n-k）与两个相关数据之和的乘积能够一次完结，因而所需乘法器的数量能够最多削减2倍（关于偶数个系数）。在FPGA中，能够运用低资源耗费的进位链逻辑完结运用相同系数的两个数据的加法。
3.2 运用EBR存储器块完结FIR滤波器
FPGA的嵌入式RAM块存储器（EBR）能够用来存储滤波器系数，关于DDC这种乘法器密集型运用来说，将存储器和LUT结构资源用作乘法器能够明显提高完结功率。样本被串行移位进EBR地址总线。在EBR内部有一个预核算的成果乘法表以及带适宜系数的各个输入样本比特（地址比特）总和。累加器将累加n（n是样本比特分辨率）个中心成果，并在n个时钟周期后供给完好的FIR滤波成果。
3.3 流水线技能
在CIC滤波器中，因为滤波器的本质为积分器和微分器的级联，在进行滤波时，引进流水线技能后，后级微分器在处理数据的一起，下一组数据现已送入前级积分器处理。在正确时序的安排下，使信号的处理速度提高了一倍。在后级的FIR滤波中，因为信号速率明显下降，相同能够进行分时复用完结流水线技能。
其完结办法为：对输入时钟进行计数，得到一个时钟2分频的信号rdy，当rdy为1时，输入的中频信号和DDS发生的正弦波相乘；当rdy为0时，输入的中频信号和DDS发生的余弦波相乘，相乘后经过滤波器输出。因为滤波器选用了二级流水线技能，使得只用一套硬件完结了两路信号的处理，到达节约乘法器资源的意图。
4 数字下变频（DDC）的FPGA完结
给定规划使命：完结对输入信号为6.144 MHz，信号输出的速率为192 kb／s的AM，FM及数字信号的解调，一个抽取系数为N的大型FIR抽取滤波器能够分化成N个抽取系数分别为N1，N2，…，Ns的较小、较简略的级联滤波器。抽取系数满意以下等式：
在考虑各种滤波器的特性基础上，抽取体系采纳多级抽取组分组级联的办法。为了有用运用FPGA资源，选用16倍CIC滤波器和一级半带（HB）滤波器，最终接FIR滤波器进行整形补偿。其完结方框图如图1所示。
4.1 CIC滤波器的规划
因为CIC滤波器的系数全为1，FPGA完结时只需进行累加运算，而加法器是在FPGA的内核逻辑中完结的，经过运用丰厚的逐位进位形式（ripple mode）的通用可编程逻辑单元（PLC）片，能够到达很高的频率。
依据本次的规划要求，为了取得更高的带宽，设通带截止频率fc1=B=60，抽取倍数为16，输入采样频率为6.144 MHz，则带宽份额因子b=B／（fs1／D）=0.156 25，体系选用5级级联的办法，此刻阻带的衰减为：
可是带宽份额因子和通带内容差是一对无法谐和的对立，为了更大的带宽，支付的价值便是使得通带内容差为：
阐明多级级联增大了阻带衰减，减小混叠影响的一起也增大了带内容差。
因而，上述参数规划的CIC滤波器带内纹波太大，有必要设法进行补偿。选用内插多项式ISOP滤波器，其搬运函数为：
综上所述，选用5级级联的CIC滤波器后接一级ISOP滤波器，CIC选用5个6.144 MHz的积分器和5个作业在384 kHz的微分器经过流水线组成，积分器选用累加器完结，微分器选用全减器完结，中心衔接一个16倍的抽取组织。经过判别数据是否现已在积分器内处理结束送微分器后，下一组数据即进入积分器，完结二级流水线技能。图2为用Matlab仿真滤波器的频率响应。
4.2 半带滤波器的规划
HB滤波器的通带截止频率设为fc1=B=120 kHz，输入采样频率为fs1=768 kHz，运用Matlab的滤波器规划东西，依据文献［2］推导，选用凯撒窗规划半带滤波器所需的阶数N：
式中，α为由半带滤波器通带带宽确认的份额系数，δ为阻带衰减，取δ=0.001（6 dB），实践规划中，经核算归一化通带截止频率为fc=120／768=0.156 25，阻带开始频率为fA=0.5-0.156 25=0.343 75，得到过渡带宽为△f=fA-fc=0.187 5，代入上式，求得N=20。用Matlab求出滤波器系数，在FPGA中作为查询表完结，其频率响应如图3所示。
5 软件仿真及剖析
本文经过ISE9.1i进行Verilog程序的编写后，进行软件仿真。
输入如图4所示的6.144 MHz的正弦波信号作为载波信号，输入的待调制信号如图5所示，输入384 kHz的两个周期的正弦信号，经必定延时后，再输入192 kHz的两个周期的正弦和余弦两路正交载波，因为ISE9.1i自带仿真器不利于调查数据的详细波形，图4和图5为Matlab从仿真器中读出数据后制作的波形图。
可见载波波形和输出的信号波形都发生了严峻变形，但依据乃奎斯特原理知：这并不影响后续数字信号的处理。从仿真波形能够得出下变频模块的功用彻底正确。
6 结语
经过对数字下变频原理的深化介绍，针对体系的规划要求，对数字下变频的滤波器进行优化规划后，经过对滤波器的级联和分化，在不同的信号速率下彩不同的滤波器，并引进流水线技能，然后有用削减FPGA乘法器开支，最终在Virtex-5 FPGA上高效完结了体系的悉数功用，到达了体系的规划要求。
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