1、导言
在现代社会中，电资源成为人们日子傍边不行短少的一部分，而发电机和电动机在电力体系中扮演着非常重要的人物。在许多场合，需求对电机组和电网的频率进行丈量。现在，频率丈量的电路体系许多，这儿介绍一种数字电路测频：根据FPGA的发电机组的频率丈量计。
跟着电子技术的不断发展和前进，以EDA为代表的数字电路规划产生很大改动。在规划办法上，现已从“电路规划—硬件搭试—焊接”的传统规划办法到“功用规划—软件模仿—下载调试”的电子自动化规划办法。在这种情况下，以硬件描绘言语（Hardware Description Language）和逻辑归纳为根底的自顶向下的电子规划办法得到迅速发展。Verilog HDL言语是现在运用最广泛的硬件描绘言语，它是在C言语的根底上发展起来的，语法较为自在灵敏、具有广泛的学习集体、资源比较丰富，且容易学简略易懂。本文发电机组频率丈量计的规划是在Verilog hdl言语的根底上打开的，源程序通过Altera 公司的QuartusⅡ5.0软件完结了归纳、仿真（功用仿真和时序仿真），FPGA（Field Programmable Gate Array，现场可编程门阵列） 选用的是Cyclone系列的EP1C3T144C6器材。
2、频率丈量电路
2.1频率丈量的全体电路
选用电压互感器取来自于发电机组端电压或电网电压的测频输入信号，经削波、滤波处理后，变成起伏根本不变的安稳波形，经扩展电路将信号扩展整形，再用电压比较电路将具有正负幅值的方波变成只要正幅值的方波信号。然后，通过光电耦合器使FPGA的数字体系与输入信号阻隔。FPGA数字体系运用规范的1HZ信号对阻隔后的方波信号的脉冲个数进行计数，得到信号的频率数，该频率数经数码管显现。因为发电机组的频率与发电机组端电压有联系，能够从频率的改动得到发电机组端电压的改动。从体系全体框图如图1所示，从中能够看出，该FPGA数字体系与输入通道阻隔，因此大大进步了体系硬件的抗干扰才能。
图1 体系全体框图
2.2频率丈量的原理
频率丈量的原理是核算每秒钟待测信号的脉冲个数，也便是运用规范的1HZ （周期为1s） 脉宽信号对输入的待测信号的脉冲进行计数，1秒计数完毕后对收集到脉冲个数送到数码管显现。
测频操控器有3个输入信号：Samplefreq为规范的脉冲信号，Reset是复位操控信号，Start是开端丈量信号；3个输出信号：Endmeasure是完毕丈量信号（计数复位和转化复位），Gate是答应计数信号（即门控信号），Enableconvert是开端转化信号。操控流程是先对频率计复位，再开端丈量，在Samplefreq信号的上升沿，Gate信号使能使计数器开端作业，到Samplefreq的下一个上升沿，Gate反转成低电平使计数器中止计数，一起Enableconvert使转化器开端转化二进制数（转化时刻低于1s）。转化完毕后，十进制数通过7段显现译码器译码，然后在数码管中显现所测信号的频率。因为Enableconvert信号的运用使数码管数据显现安稳，不会呈现闪耀。进行下次丈量之前要对频率计进行复位，使数码管的数字显现清零，为下次显现做准备。
本文规划的数字频率计有六个模块组成：测频操控模块（Control）、十分频模块（divfreq）、二进制计数器模块（Counter）、锁存器模块（Latch）、二进制到十进制的转化器模块（Bit2Bcd）、7段显现译码器模块（Led_encoder）。
3、频率丈量计的规划
本次规划选用Verilog HDL言语，运用自顶向下的规划理念。将体系按功用按层次化分，首要界说顶层功用模块，并在顶层功用模块内部的衔接联系和对外的接口联系进行了描绘， 而功用块的逻辑功用和详细完结办法则由下一层模块来描绘。整个规划分两步：第一步运用Quartus Ⅱ5.0图形块输入办法规划顶层模块，顶层图形块如图2所示；第二步在顶层模块中为每个图形块生成硬件描绘言语（Verilog HDL），然后在生成的Verilog HDL规划文件中，对低层功用模块的功用进行描绘规划。
图2 顶层图形块
3.1 测频操控模块规划
这是三输入三输出模块，测频操控模块波形仿真如图3所示，如用Verilog HDL描绘为：
module Control （clk，reset，start，enableconvert，gate，endmeasure）;
input reset，start，clk;
output enableconvert，gate，endmeasure;
reg enableconvert，gate，endmeasure;
always @ （posedge clk or posedge reset）
begin
if （reset）
begin
endmeasure enableconvert gate end
else
begin
endmeasure if （start）
begin
gate enableconvert end
end
end
endmodule
图3 测频操控器波形仿真时序图
3.2 二进制到十进制的转化器模块规划
本规划，需求转化时钟Convertfreq信号对转化模块进行时序操控，因为要在1s内完结转化，则转化时钟Convertfreq的频率应该选用高频频信号，即转化时钟Convertfreq的频率是规范时钟Samplefreq信号10分频得到的。
为了对本规划进行波形仿真，取输入的10位二进制数bin［9..0］为10’b0000011001（十进制为25）。图4为二进制到十进制的转化器的仿真时序图：
图4 二进制到十进制的转化器的仿真时序图
4、仿真和调试
通过上述的描绘，从各个模块独立的视点对其进行了仿真，成果表明规划符合要求。为了确保体系的全体牢靠性，对整个体系做了仿真，仿真时序图如图5所示：
图5 体系仿真时序图
其间，LEDD，LEDC，LEDB，LEDA是译码的成果要在7段数码管上显现，0010010（显现为2）、0100100（显现为5）。
将规划的频率丈量计下载到方针芯片EP1C3T144C6中，并在GW48试验箱上进行的模仿仿真，当输入频率为1 Hz～1023 Hz的信号时，频率丈量计所测的频率彻底精确，当频率高于1023Hz时，体系报警，一起频率显现为0。
5、完毕语
根据FPGA规划的发电机组频率丈量计，体系在全体上选用光电耦合器的阻隔办法，进步体系的抗干扰才能和安稳性。该体系具有线路简略牢靠、通用性强、安稳度高级长处，可广泛运用于频率电压变换器、转速继电器。
该规划的FPGA数字体系部分运用Verilog HDL言语，给出中心程序，并能够通过Verilog HDL言语的归纳东西进行相应硬件电路的生成，具有传统逻辑规划办法所无法比拟的优越性。通过仿真后，验证规划是成功的， 到达预期成果。一起这种办法规划的数字电子体系可移植性强、可更改性好。假如需求的频率丈量规模需求扩展，不需求硬件改动只需改动软件就能够。
责任编辑：gt
