导言
近年来，因为半导体技能、数字信号处理技能及通讯技能的飞速开展，A／D、D／A转换器近年也出现高速开展的趋势。跟着数字信号处理技能在高分辨率图画、视频处理及无线通讯等范畴的广泛应用，对高速、高精度、根据规范COMS工艺的可嵌入式ADC的需求日益火急。此外关于正在鼓起的根据IP库规划和片上体系（SOC）集成研讨来说，对低功耗、小面积、低电压以及可嵌入规划的ADC中心模块需求更甚。
因为高速、高精度A／D转换器（ADC）的开展，尤其是能直接进行中频采样的高分辨率数据转换器的上市，对安稳的采样时钟的需求越来越火急。跟着通讯体系中的时钟速度迈人吉赫兹级，相位噪声和时钟颤动成为模仿规划中非常要害的要素。
为了确保电子体系的数据收集、操控反应和数字处理的才能和功用，现代军用电子体系对A／D转换器的要求也越来越高。尤其是军事数据通讯体系、数据收集体系对高速、高分辨率A／D转换器的需求在不断添加，时钟占空比安稳电路作为高速、高精度A／D转换器的中心单元，对转换器的信噪比（RSN）和有用位（ENOB）等功用起至关重要的效果，要确保高速、高精度A／D转换器的功用，有必要首要确保采样编码时钟具有适宜的占空比和很小的颤动。
1 时钟安稳电路
相位噪声和颤动是对同一种现象的两种不同的定量方法。在抱负状况下，一个频率固定的完美的脉冲信号（以1 MHz为例）的持续时刻应该恰好是1μs，每500 ns有一个跳变沿，但这种信号并不存在。如图1所示，信号周期的长度总会有必定改动，然后导致下一个沿的到来时刻不确认。这种不确认便是相位噪声，或许说是颤动。
颤动是对信号时域改动的丈量成果，它从本质上描绘了信号周期距离其抱负值偏离了多少。一般，10 MHz以下信号的周期改动并不归入颤动一类，而是归入偏移或许漂移。数据转换器的首要意图要么是由定时的时刻采样发生模仿波形，要么是由一个模仿信号发生一系列定时的时刻采样。因而，采样时钟的安稳性是非常重要的。从数据转换器的视点来看，这种不安稳性，亦即随机的时钟颤动，会在模数转换器何时对输入信号进行采样方面发生不确认性。
从数据转换器的视点来看，编码带宽可扩展到数百兆赫。在考虑构成数据转换器时钟颤动噪声的带宽时，其规模是从直流到编码的带宽，这远远超越制造商常常当作规范时钟颤动丈量值引证的12kHz~20 MHz典型值。因为与颤动有关的是宽带转换器噪声增大，所以只需调查数据转换器噪声功用的下降，就可很方便地评价时钟颤动。式（1）可确认因为时钟颤动而发生的信噪比（RSN）极限
式中：f为模仿输入频率；t为颤动。求解t则式（1）变为式（2）。假如已知作业频率和RSN要求，则式（2）就可确认时钟颤动要求
只需在模仿输入频率增大时调查到信噪比下降，就能够很方便地运用数据转换器（特别是模数转换器ADC），通过快速傅里叶变换（FFT）技能计算出信噪比。从总噪声中减去ADC发生的噪声，就能够估算出时钟颤动发生的噪声，一旦知道噪声系数，就能够计算出时刻颤动。
ADI产品与其他公司产品比较之所以能进步采样功用，首要得益于对DCS电路的改进。DCS电路担负着减小时钟信号颤动的效果，而采样时序就取决于时钟信号。各家公司曩昔的DCS电路只能将颤动操控在0．25 ps左右，而高功用新产品AD9446和LTC2208则将颤动下降到50 fs左右。一般下降颤动就能够改进信噪比，这样便进步了有用分辨率（ENOB：有用比特数），然后在到达16 bit量子化位数的一起，完结100 Msps以上的采样速率。假如不操控颤动就进步采样速率的话，将下降ENOB，无法取得期望的分辨率，也无法进步量子化位数。跟着高功用A／D转换器的开展，DCS电路向更高速度、更小颤动和安稳方向开展。
现在，国外几个大公司所规划的A／D转换器中时钟占空比安稳电路的目标如表1所示。因为国内高速、高精度A／D转换器的规划技能、工艺技能和测验技能与国外先进水平还有必定的距离，一起研发的时钟安稳电路功用目标还不抱负，现在正在研发的时钟占空比安稳电路频率为65 Msps，颤动为2 ps。
时钟占空比安稳电路框图如图2虚框所示，它由输入缓冲放大器A，开关Kl、K2和DLL组成。
缓冲放大器A实际上仅仅对时钟信号进行缓冲。当采样时钟频率低于DLL作业下限时，开关K1、K2向上闭合，DLL被旁路；开关K1、K2向下闭合，DLL开端效果，调理输入时钟信号相位。因为DLL具有推迟锁相的功用，因而能很好地操控时钟占空比，本规划中通过下文的详细电路能使输入时钟的占空比挨近50％，颤动小于0．5 ps。
推迟锁相环在一般锁相环（PLL）的根底上，用电压操控推迟线替代了压控振荡器，其结构框图如图3所示。其间CKin和CK4之间的相位差用一个鉴相器来检测，发生成份额的均匀电压Vcont，通过这个电压的负反应来调理每一级的延时。关于大的环路增益，CKin和CK4之间的相位差很小，即这四级电路将时钟简直精确地延时了一个周期，然后建立了精确的时钟沿距离。这种电路结构被称为推迟锁相环，是为了侧重它选用了一个电压操控推迟线电路而不是VCO。实际上，为取得无穷大的环路增益，需要在PD和LPF之间刺进电荷泵。
推迟线与振荡器比较受噪声较小，这是因为波形中被损坏的过零点在推迟线的结尾就消失了，而在振荡器电路中又会再循环，因而发生更多的损坏；其次，DLL中操控电压的改动能敏捷改动推迟时刻。总归，PLL中用到的振荡器存在不安稳性和相位偏移的堆集，因而在补偿时钟别离形成的时刻推迟时，会下降PLL的功用。因而DLL的安稳性和安稳速度等问题比PLL要好。
2 电路规划
2．1 电路原理图
图4中，虚框a中的电路为鉴相器（PD），S为鉴相器的操控端，只有为低电平时，鉴相器才起效果。压控推迟线的输出端VCDLout为鉴相器的输入端，这个信号与时钟信号CLK进行比较，得出输出信号A。因为S端低电平有用，CLK信号便是与它的反相推迟信号与非进入后边的锁存结构。其实便是检测下沿与另一个下沿组成一个占空比挨近50％的时钟信号。A信号通过一个电阻R传入电荷泵中（其实在鉴相器的输出端能够加一个反相器再加一个电容滤波）。虚框b为电荷泵，由一个运算放大器组成。其间F端接一个电压值为基准的一半的电压，即为1．65 V。
［page］
由m0、ml、m2、m3组成的镜像是运算放大器的发动电路，在运算放大器不作业时对电容C1充电。电阻R1和电容C1构成一个RC滤波器，对信号起到滤波的效果。m4、m5、m6三个晶体管构成DLL的推迟线（VCDL）。在这个电路中只需要一级推迟就足够了。在这个推迟线周围的电容C2的值越大，则推迟越多。C2周围三个反相器构成一个锁存结构，它的首要效果便是输出一个比较抱负的方波。
2. 2电路仿真与剖析
对图4的电路，在Cadence spectre环境下进行了仿真。输入电平的周期为4 ns，时钟占空比为45％，基准电压为3．3 V。运算放大器与电容c．组成电荷泵。电荷泵的输出见图5。时钟安稳电路安稳作业，Vout有30 mV的动摇，Vout动摇越小表明压控推迟线时钟输出的颤动越小。
此外，还能够得到，运算放大器的闭环增益为75．074 9 dB。0 dB对应的相位为一109．818°，所以它的相位裕度为70．182°。明显，该运算放大器的参数是比较好的。
图6为时钟占空比调整状况。从图中能够看出该DLL能调整占空比到49．4％（1．977 4／4≈49．5％）。实际上该时钟安稳电路在时钟周期4 ns时，能调理25％~75％的占空比挨近于50％左右；而在时钟周期10 ns时，可调理的规模到达10％~90％。
图7为推迟锁相环的输出眼图。其实在A、B之间有几百条上升沿。从图中能够看出，峰．峰值颤动为341．8l fs。关于250 M这个颤动值现已适当小了。
3 地图规划
使用JAZZ供给的PDK进行工艺接口，地图规划由该公司供给相应规矩，详细针对线宽、触摸孔、通孔、线距等作了相关规定，而且规划过程中充分使用该公司供给的Pcell作相应的地图规划，这样相应作业得到了许多的简化。详细的规划规矩触及IP问题，故省略。本文给出时钟安稳电路的整个地图，如图8所示。
该芯片总面积为0．74 mm×1．44 mm。其间，最左面的CLK一，CLK+为输入端，本文只用到CLK一一端作为输入端就足够了；右上角的CHKl、CHK2为输出的大管子；最中心为运算放大器。
4 结语
本文介绍了用一个简略的推迟锁相环来完结高速A／D转换器中的时钟安稳电路。该推迟锁相环具有两个效果：（1）调理采样时钟占空比；（2）操控采样时钟的颤动。本文以一些典型的基奉模仿IC为规划根底，侧重对推迟锁相环电路的各个单元电路规划逐个进行了剖析和研讨，并对整体电路进行了功用和参数的模仿剖析，其成果较为满足。在此根底上进行了工艺及地图规划和剖析，在完结工艺地图规划后，选用DRC、ERC、Calibre、Extract和LVS等CAD东西对地图进行了参数提取及验证作业，确保了电路和地图的一致性。
责任编辑：gt
