1、什么是同步逻辑和异步逻辑,同步电路和异步电路的差异是什么?
同步逻辑是时钟之间有固定的因果联系。异步逻辑是各时钟之间没有固定的因果联系。
电路规划可分类为同步电路和异步电路规划。同步电路运用时钟脉冲使其子体系同步运作，而异步电路不运用时钟脉冲做同步，其子体系是运用特别的“开端”和“完结”信号使之同步。由于异步电路具有下列长处–无时钟倾斜问题、低电源耗费、均匀效能而非最差效能、模块性、可组合和可复用性–因而近年来对异步电路研讨增加快速，论文宣布数以倍增，而Intel Pentium 4处理器规划，也开端选用异步电路规划。v异步电路主要是组合逻辑电路，用于发生地址译码器、FIFO或RAM的读写操控信号脉冲，其逻辑输出与任何时钟信号都没有联系，译码输出发生的毛刺一般是能够监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其一切操作都是在严厉的时钟操控下完结的。这些时序电路同享同一个时钟CLK，而一切的状况改变都是在时钟的上升沿(或下降沿)完结的。
2、什么是线与逻辑，要完结它，在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连能够完结与的功用。在硬件上，要用oc门来完结(漏极或许集电极开路)，由于不必oc门或许使灌电流过大，而烧坏逻辑门，一起在输出端口应加一个上拉电阻。(线或则是下拉电阻)
3、什么是Setup 和Holdup时刻,setup和holdup时刻差异?
Setup/hold time 是测验芯片对输入信号和时钟信号之间的时刻要求。树立时刻是指触发器的时钟信号上升沿到来曾经，数据安稳不变的时刻。输入信号应提早时钟上升沿(如上升沿有用)T时刻抵达芯片，这个T便是树立时刻-Setup time.如不满意setup time,这个数据就不能被这一时钟打入触发器，只需鄙人一个时钟上升沿，数据才干被打入触发器。坚持时刻是指触发器的时钟信号上升沿到来今后，数据安稳不变的时刻。假如hold time不行，数据相同不能被打入触发器。
树立时刻(Setup Time)和坚持时刻(Hold time)。树立时刻是指在时钟边缘前，数据信号需求坚持不变的时刻。坚持时刻是指时钟跳变边缘后数据信号需求坚持不变的时刻。假如不满意树立和坚持时刻的话，那么DFF将不能正确地采样到数据，将会呈现
stability的状况。假如数据信号在时钟沿触发前后继续的时刻均超越树立和坚持时刻，那么超越量就别离被称为树立时刻裕量和坚持时刻裕量。
4、什么是竞赛与冒险现象?怎样判别?怎么消除?
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致抵达该门的时刻不一致叫竞赛。发生毛刺叫冒险。假如布尔式中有相反的信号则或许发生竞赛和冒险现象。处理办法：一是增加布尔式的消去项，二是在芯片外部加电容。
5、你知道那些常用逻辑电平?TTL与COMS电平能够直接互连吗?
常用逻辑电平：12V，5V，3.3V;TTL和CMOS不能够直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是能够直接互连。TTL接到CMOS需求在输出端口加一上拉电阻接到5V或许12V。cmos的凹凸电平别离为:Vih>=0.7VDD,Vil=0.3VDD;Voh>=0.9VDD,Vol=0.1VDD. TTL的为:Vih>=2.0v,Vil=0.8v;Voh>=2.4v,Vol=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos。
6、怎么处理亚稳态?
亚稳态是指触发器无法在某个规则时刻段内到达一个可承认的状况。当一个触发器进入亚稳态时，既无法猜测该单元的输出电平，也无法猜测何时输出才干安稳在某个正确的电平上。在这个安稳期间，触发器输出一些中心级电平，或许或许处于振动状况，并且这种无用的输出电平能够沿信号通道上的各个触发器级联式传达下去。
处理办法：
1 下降体系时钟;
2 用反响更快的FF;
3 引进同步机制，避免亚稳态传达;
4 改进时钟质量，用边缘改变快速的时钟信号;
要害是器材运用比较好的工艺和时钟周期的裕量要大。
7、IC规划中同步复位与异步复位的差异?
同步复位在时钟沿采复位信号，完结复位动作。异步复位不论时钟，只需复位信号满意条件，就完结复位动作。异步复位对复位信号要求比较高，不能有毛刺，假如其与时钟联系不确定，也或许呈现亚稳态。
8、MOORE 与 MEELEY状况机的特征?
Moo re 状况机的输出仅与当时状况值有关, 且只在时钟边缘到来时才会有状况改变. Mealy 状况机的输出不只与当时状况值有关, 并且与当时输入值有关。
9、多时域规划中,怎么处理信号跨时域?
不同的时钟域之间信号通讯时需求进行同步处理，这样能够避免新时钟域中榜首级触发器的亚稳态信号对下级逻辑形成影响，其间关于单个操控信号能够用两级同步器，如电平、边缘检测和脉冲，对多位信号能够用FIFO,双口RAM，握手信号等。
跨时域的信号要经过同步器同步，避免亚稳态传达。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才干进入时钟域2。这个同步器便是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，或许不满意时钟域2中触发器的树立坚持时刻，而发生亚稳态，由于它们之间没有必定联系，是异步的。这样做只能避免亚稳态传达，但不能确保采进来的数据的正确性。所以一般只同步很少位数的信号。比方操控信号，或地址。当同步的是地址时，一般该地址应选用格雷码，由于格雷码每次只变一位，相当于每次只需一个同步器在起作用，这样能够下降犯错概率，象异步FIFO的规划中，比较读写地址的大小时，便是用这种办法。 假如两个时钟域之间传送很多的数据，能够用异步FIFO来处理问题。
10、给了reg的setup,hold时刻，求中心组合逻辑的delay规模?
Delay period – setup – hold
11、时钟周期为T,触发器D1的寄存器到输出时刻最大为T1max，最小为T1min。组合逻辑电路最大推迟为T2max,最小为T2min。问，触发器D2的树立时刻T3和坚持时刻应满意什么条件?
T3setup>T+T2max,T3hold>T1min+T2min
12、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决议最大时钟的要素，一起给出表达式?
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
13、说说静态、动态时序模拟的优缺点?
静态时序剖析是选用尽头剖析办法来提取出整个电路存在的一切时序途径，核算信号在这些途径上的传达延时，查看信号的树立和坚持时刻是否满意时序要求，经过对最大途径延时和最小途径延时的剖析，找出违反时序束缚的过错。它不需求输入向量就能尽头一切的途径，且运转速度很快、占用内存较少，不只能够对芯片规划进行全面的时序功用查看，并且还可运用时序剖析的成果来优化规划，因而静态时序剖析现已越来越多地被用到数字集成电路规划的验证中。
动态时序模拟便是一般的仿真，由于不或许发生齐备的测验向量，掩盖门级网表中的每一条途径。因而在动态时序剖析中，无法露出一些途径上或许存在的时序问题;
14、一个四级的Mux,其间第二级信号为要害信号 怎么改进timing?
要害：将第二级信号放到最终输出一级输出，一起留意修正片选信号，确保其优先级未被修正。
15、为什么一个规范的倒相器中P管的宽长比要比N管的宽长比大?
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，相同的电场下，N管的电流大于P管，因而要增大P管的宽长比，使之对称，这样才干使得两者上升时刻下降时刻持平、凹凸电平的噪声容限相同、充电放电的时刻持平。
16、latch与register的差异,为什么现在多用register.行为级描绘中latch怎么发生的?
latch是电平触发，register是边缘触发，register在同一时钟边缘触发下动作，契合同步电路的规划思维，而latch则归于异步电路规划，往往会导致时序剖析困难，不适当的使用latch则会很多糟蹋芯片资源。
17、BLOCKING NONBLOCKING 赋值的差异?
非堵塞赋值：块内的赋值句子一起赋值，一般用在时序电路描绘中。
