在现代雷达体系、激光测距以及高能物理实验中往往发生宽带信号或许上升沿比较陡的信号(一般10ns左右)。若对此类信号进行数字化处理，要求A/D部分的采样率至少应该在200M/s以上。本文介绍的体系正是针对这样的要求而开宣布来的。
1 体系结构
体系分为A/D转化和数据传输操控两大部分(图1)。数据传输操控部分作成PC机的插卡在核算机的PCI扩展插槽内，它的首要功用是将A/D采样得到的数据传递给核算机，一同发生相关的操控信号去操控整个体系；A/D转化部分因为遭到电源和体积的影响独自作成一个模块置于核算机外部，其间要害的中心器材ADC选用的是MAXIM公司推出的MAX101A，它的最高采样率可达500兆/秒，采样精度为8bit。两部分之间的数据传递通过扁平电缆来完结。
2 A/D转化
2.1信号调度
关于高速A/D采样电路来讲，前端调度电路显得尤为重要，不只需有满意的带宽，并且还要将单端的输入信号变成差分信号供给给ADC，以削减偶次谐波的发生，一同自身的噪声也要很小，这样才不会对ADC的精度发生影响。考虑到上述要素，在前端部分选用了AD公司的AD8138作为缓冲放大器，它的功用目标为：-3dB带宽320MHz，输入噪声5nV/(根号Hz)。AD8138为外表封装器材，自身的体积十分细巧，使得ADC与信号输入点的间隔能够很近，大大削减了外界噪声的影响。经测验，器材的模仿带宽为230MHz(图2)。
2.2 体系时钟的挑选
ADC芯片MAX101A要求的采样时钟为500MHz的ECL差分时钟。关于如此高速的时钟电路，孔径晃动(jitter)是挑选时钟源的一个十分重要目标。Jitter是指时钟沿自身不稳定，在必定规模内晃动，时钟沿的晃动会带来采样点的不确认性，被采样信号的频率越高构成的差错就越大(图3)。通过调研，商场上有两种比较老练的芯片可供挑选。一是Motorola公司MC12439，另一个是Synergy公司的SY89424。MC12439可输出的频率是50～800MHz(Peak-to-Peak jitter 25ps 8δ)，/TRK1 SY89424的最高输出频率为1GHz(Peak-to-Peak jitter 3δ)且两者的输出电平都为差分的PECL。尽管两种芯片给出的jitter相差不大，但实际上以上参数都是在输出时钟频率小于其最大输出频率一半的条件下给出的，也便是说此刻的输出时钟是内部VCO的输出通过分频后得到的。假如输出时钟不经分频而直接输出，输出时钟的频率实际上是内部锁相环VCO频率的两倍，输出时钟的稳定性与VCO时钟的占空比有直接的联系。而VCO很难确保它的占空比总是50%，后以在这种状况输出时钟jitter将大大添加。鉴于上述原因，终究挑选了Synergy公司的输出频率可达1GHz的SY89424。
2.3 特别电平时钟的发生
MAX101A芯片内部是由采样率为250兆/秒的彻底独立的两个ADC拼在一同而得到的，从模仿信号输入、参阅电压到数字信号输出都是彻底分隔的两部分。这样做给与用户很大的自由度，但一同也带来一个问题，那便是很难确认在每一次上电后究竟是哪一个ADC先输出，然后无法正确地进行数据锁存。MAX101A要求用户供给一个外加的操控信号TRK1和TRK1来确认两个ADC的先后顺序。它规矩在体系采样时钟的下降沿到来时，假如TRK1为“1”，/TRK1为“0”则第一个ADC输出有用，反之则第二个ADC输出有用(图4)。这样的操控信号完结起来并不难，但MAX101A对TRK1和/TRK1的逻辑电平规模的规矩是一个十分规的值，它规矩输入电平在±50mV之间为逻辑“1”，在-350mV到-500mV之间为逻辑“0”。关于这样一种非标准的时钟电路，不行能用现成的芯片直接发生，为此在模仿伪真成果的基础上，选用了图5所示的电路来发生这样的时钟信号。D触发器将时钟信号二分频后经隔直电容送到电阻分压网络进行衰减，一同供给新的基准电平，这样本来的ECL信号(-900mV～-1800mV)就被转化成在0～-450mV之间的时钟信号，满意了MAX101A的要求。%&&&&&%隔直办法在高速数字电路中运用十分广泛，运用这种办法能够很便利地将不同电平规模的信号(如ECL和PECL)进行彼此转化而不需要额定的电路，运用起来适当便利。
2.4 高速数据的锁存
高速ADC的数据锁存在A/D体系里的规划一向都是一个难点，ADC的速度越高数据锁存的难度就越大。尽管MAX101A的数字输出现已分红了A、B两个端口，使每个数据通道的速率降为250Mbyte/s，但要将如此速度的数据准确无误的锁存下来仍是适当困难的，有必要进一步下降数据端口的输出速率。下降端口速率仅有的办法便是将输出端口的数据分红多路替换输出，使每一路的数据发生率降到能够承受的速度。可是分的路数越多，电路就越巨大，各种时钟与数据之间的联系也就越杂乱。归纳两者考虑，采纳了将ADC的输出分红八路的计划，这样每一路的数据发生率为62.5Mbyte/s，彻底能够用一般的锁存器来完结。数据锁存部分的结构如图6所示。
MAX101A输出的锁存时钟(250MHz)经四分频后送入一个六位的移位寄存器发生6个相差4ns的时钟，其间的ABCD用于锁存各个端口的数据，CDEF经电平转化后作为EPLD锁存数据的时钟，之所以推延两个时钟是为了补偿数据的传输延时和EPLD内部FIFO的树立时刻。数据进入到EPLF后，后端的处理就便利得多了，能够用EPLD作DRAM操控接口将FIFO的数据存储到大容量的DRAM中去，也可将数据分组打包通过传输介质传递给核算机进行处理。在本体系中，采纳第二种办法将数据通过电缆传递给坐落核算机内的一块PCI卡上，核算机再通过它把数据存放到硬盘上。
3 高速电路的规划
在高速电路中怎么防止各个信号之间的串扰(crosstalk)，以及怎么确保信号的完整性(integrality)是整个体系正常作业的保证。首要，关于高速电路电路板(PCB)应至少选用四层以上的多层板技能，本体系选用了六层板(表1).采有多层板的意图并不只仅是为了走线的便利，更重要的是运用了大面积的电源或地层之后能够使各信号线与地或电源平面之间构成一个紧耦合从削减信号线之间的串扰。一般所用的在走线层大面积网格铺地的办法，尽管也可起到必定的屏蔽作用，但其面积和与信号线间隔的联系远不如地平面发生的作用好。其次，体系的全体布局要合理，应该归纳考虑地平面和电源层的切割。运用相同电源和地的芯片，布局尽量放在一同以防止地平面被琐碎的切割。当同一块电路板上既有模仿电路也有数字电路时，更应该细心地考虑这两部分的布局。模仿部分和数字部分应该阻隔，不只是空间的阻隔，并且电源也应该阻隔，两部分最好独自供电。最终，模仿地和数字地通过磁珠(ferrite bead)在一点相连。地平面上的电流一般比较大，大电流流过时会对外表上的器材发生一公正的影响，尤其是对模仿器材发生的影响将直接反映在输出信号质量的好坏。为了削减地电流的影响，在规划地平面时应该在比较灵敏的模仿器材下方加一道阻隔沟阻断大电流的通路(如图7所示)，以减小地电流对它的影响。
表1
名 称 用处阐明
顶层 布线、元件
中间层1 模仿地、VTT
中间层2 数字地、ECL的VCC
中间层3 模仿+5V、数字+5V、数字+3.3V
中间层4 模仿-5V、数字-5V、数字+2.5V
底层 布线
高速电路的PCB规划是整个体系胜败的要害，PCB的规划在很大程序上与所选用的EDA东西有关。在本体系的PCB规划上选用的是PADS公司出品的PowerPCB，它和传统的规划东西Protel比较有如下长处：
(1)支撑圆弧角落布线，削减信号线的辐射，下降串优；
(2)支撑泪滴焊盘，使走线阻抗改变均匀，削减反射；
(3)能够便利地在PCB的内部层进行切割和走线；
(4)支撑多种布线规矩，如布线长度、走线阻抗等规矩；
(5)与主动布线器Specctra接口便利；
(6)直接支撑信号完整性剖析软件HyperLynx。
鉴于以上种种优胜功用，它十分适合于高速电路板的PCB规划。
4 Windows95下软件规划的实时性考虑
本体系的软件运转于Window 95渠道之上的。规划的目标要求每秒能计时200次的操作，每次收集512点，既要求体系在5毫秒内将A/D部分采到的512Bytes传到核算机并存储在硬盘上。这个要求关于PCI接口来说是十分低的，实测成果显现体系的均匀反响时刻远小于这个时刻。可是成果显现体系的均匀反响时刻远小于这个时刻。可是咱们发现体系每处理10 000次呼应总会有一到两次的反响时刻特别慢，超越5毫秒有时乃至到达40毫秒。而咱们的体系要处理的是一个接连有序的事情，要求对每一个事情都有必要做反响，不然后边的事情就会被误处理。通过剖析标明，这种现象彻底是因为Windows95操作体系自身的原因构成的。Windows95是一种多任务的渠道，它的中心运转在优先级较高的Ring0上，一般的运用程序则运转在优先级低的Ring3上，运用程序靠内核的调度分时运转。Windows95是专门为PC机规划的，首要的用处是处理人们的文娱以及办公主动化等业务，考虑的是运用起来怎么便利，并没有对工业操控方面的实时性加以考虑，所以外层的运用程序有或许会随时被内核打断，底子没有什么时刻的保证。
要想准确无误地处理对时刻要求比较荷刻的事情，有必要把处理程序放在运转于内核级的中止服务程序中去履行，这样除非有更高档的中止不然程序就不会被打断。在编写中止服务程序处理函数时咱们选用了Windriver供给的Kernal PlugIn功用，将自己编写的中止服务程序挂接在体系内核上。用此种办法能够完结每秒10 000次的断处理而不丢掉。咱们在编写中止服务程序时借用了硬件规划中FIFO的思维，先在内存中拓荒一块共域作缓冲区别离设置读指针和写指针，硬件触发中止后服务程序先从A/D读取数据进行处理，然后发了指令操控A/D等候下一次事情，接着向上层运用软件宣布音讯恳求上层运用程序从缓冲区读取数据存盘和显现。中止服务程序宣布的音讯有或许不会立刻被上层运用程序呼应，但只需缓冲区满意大，每一次事情发生的数据就不会丢掉。整个程序的流程图如图8所示。
本数据收集体系成成功地在上海某科研单位得到运用。尽管规划初衷是为了满意某用户的需求，但它简单扩展成通用的A/D采样体系运用于相关的各个领域。
