负载电容终究有多重要？看完本文你就理解了

why care负载电容

负载电容（load capacitance）常用的规范值有12.5 pF，16 pF，20 pF，30pF，负载电容与石英谐振器一同决议振荡器的作业频率，经过调整负载电容，一般能够将振荡器的作业频率调到标称值。

负载电容和谐振频率之间的联系不是线性的，负载电容变小时，频率差错量变大；负载电容进步时，频率差错减小。下图是一个晶体的负载电容和频率的差错的联系图。

图1、晶振差错— 负载电容（22 pF 负载电容）

负载电容的界说

从石英晶体插脚两头向振荡电路方向看进去的悉数有用电容为该振荡电路加给石英晶体的负载电容。石英晶体的负载电容的界说如下式：

图1中标示出了C_G，C_D，C_S的的组成部分。

图1、晶体振荡电路的概要组成

C_G指的是晶体振荡电路输入管脚到gnd的总电容（比方 USB PHY的USB_XI信号到地）。容值为以下三个部分的和。

● USB_XI管脚到gnd的寄生电容, C_i

● 晶体-震动电路XI的PCB走线到到gnd的寄生电容，C_PCBXI

● 电路上别的添加的并联到gnd“负载电容”, C_L1

C_D指的是晶体振荡电路输入管脚到gnd的总电容（比方 USB PHY的USB_XO信号到地）。容值为以下三个部分的和。

● USB_XO管脚到gnd的寄生电容, C_o

● 晶体-震动电路XO的PCB走线到到gnd的寄生电容，C_PCBXO

● 电路上别的添加的并联到gnd“负载电容”, C_L2

C_S指的晶体两个管脚之间的寄生电容（shunt capacitance），在晶体的标准书上能够找到具体值，一般0.2pF~8pF不等。如图二是某32.768KHz的电气参数，其寄生电容典型值是0.85pF（在表格中选用的是Co）。

图2、某晶体的电气参数

C_i以及C_o的取值，一般能够在芯片手册上查询到。比方图三是某芯片的XI/XO的寄生电容值。

图3、某芯片的输入电容

C_L1/C_L2的核算进程

一般咱们会说，核算晶体振荡电路的负载电容，事实上是依据晶体标准书上标称的负载电容，核算出实践需求在晶体两头装置的电容C_L1以及C_L2的值。

假定咱们需求核算的电路参数如下所述。芯片管脚的输入电容如图三CN56XX所示，C_i=4.8pF；所需求选用的晶体标准如图二所示，负载电容C_L=12.5pF，晶体的寄生电容C_S=0.85pF。

咱们能够得到下式：

为了坚持晶体的负载平衡，在实践使用中，一般要求CG=CD，所以进一步能够得到下式：

依据C_G的组成部分，能够得到：

C_G=C_i+C_PCBXI+C_L1=23.3pF

晶体布线时都会要求晶体尽量接近振荡电路，所以C_PCBXI一般比较小，取0.2pF；C_i=4.8pF。所以终究的核算结果如下：(C_L2的核算进程相似)

C_L1=C_L2=18.3pF≈18pF

例外状况

现在有许多芯片内部现已添加了补偿电容（internal capacitance），所以在规划的时分，只需求选依照芯片datasheet引荐的负载电容值的挑选晶体即可，不需求额定再加%&&&&&%。可是由于实践规划的寄生电路的不确定性，最好仍是预留C_L1/C_L2的方位。

以上的核算都是根据C_G=C_D的条件，的确有一些意外状况，比方cypress的带RTC的nvsram的时钟晶体要求两头不对称，可是走运的是，cypress给出了具体的核算进程以及选型参阅。

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