流媒体视频、云服务和移动数据推动了全球网络流量的持续增加。为了支撑这种增加，网络系统有必要供给更快的线路速率和每秒处理数百万个数据包的功用。在网络系统中，数据包的抵达次序是随机的，且每个数据包的处理需求好几个存储动作。数据包流量需求每秒钟拜访数亿万次存储器，才干在转宣布中找到途径或完结数据计算。
数据包速率与随机存储器拜访速率成正比。现在的网络设备需求具有很高的随机拜访速率(RTR)功用和高带宽才干跟上现在高速增加的网络流量。其间，RTR是衡量存储器能够履行的彻底随机存储(读或写)的次数，即随机存储速率。该度量值与存取处理进程的处理位数无关。RTR是以百万次/每秒(MT/s)为单位计量的。
比较于高功用网络系统需求处理的随机流量的速率，当今高功用DRAM能够处理的要少一些。QDR-IV SRAM旨在供给同类最佳的RTR功用，以满意严苛的网络功用要求。图1量化了QDR-IV比较于其它类型的存储器在RTR功用方面的优势。即便与最高功用的存储器比较，QDR-IV仍能供给两倍于后者的RTR功用，因而，它是那些需求履行要求严苛的操作-如更新计算数据、盯梢数据流状况、调度数据包、进行表查询-的高功用网络系统的抱负挑选。
在本系列的榜首部分中，咱们将讨论两种类型的QDR-IV存储器、时钟、读/写操作和分组操作。
不同类型的QDR-IV：XP和HP
QDR-IV 有两种类型。HP在较低频率下作业，而且不运用分组操作。 XP面向最高功用的运用，能够运用分组操作计划，并在较高频率下作业。
QDR-IV的读写时延由运转速度决议。表1 界说了作业形式和每个形式所支撑的频率。
QDR-IV SRAM具有两个端口，即端口A和端口B。由于能够独立拜访这两个端口，所以对存储器阵列进行的任何读/写拜访组合均可得到最大的随机数据传输速率。在QDR-IV中，对每个端口进行拜访时需求运用双倍数据速率的通用地址总线(A)。端口A的地址在输入时钟(CK)的上升沿上被锁存，而端口B的地址在输入时钟(CK)的下降沿上或在CK#的上升沿上被锁存。操控信号(LDA#、LDB#、RWA#和RWB#)以单倍数据速率(SDR)作业，并用于确认履行读操作仍是写操作。两个数据端口(DQA和DQB)均装备了双倍数据速率(DDR)接口。该器材具有2字突发的架构。器材的数据总线带宽为 × 18或 × 36。
QDR-IV SRAM包含指定为端口A和端口B的两个端口。由于对两个端口的拜访是独立的，所以关于对存储器阵列的读/写拜访的任何组合，随机业务速率被最大化。 对每个端口的拜访是经过以双倍数据速率(即时钟的两个边缘)运转的公共地址总线(A)。 端口A的地址在输入时钟(CK)的上升沿锁存，端口B的地址在CK的下降沿或CK#的上升沿锁存。 操控信号(LDA#，LDB#，RWA#和RWB#)以单数据速率(SDR)运转，它们决议是履行读操作仍是写操作。 两个数据端口(DQA和DQB)都配有双倍数据速率(DDR)接口。 该器材选用2字突发架构。 它供给×18和×36数据总线宽度。
QDR-IV XP SRAM器材具有一个组切换选项。分组操作一节描绘了怎么运用组切换，让器材能够以更高的频率和RTR作业。
时钟信号阐明
CK/CK#时钟与以下地址和操控引脚相关联：An-A0、AINV、LDA#、LDB#、RWA#以及RWB#。CK/CK#时钟与地址和操控信号中心对齐。
DKA/DKA#和DKB/DKB#是与输入写数据相关联的输入时钟。这些时钟与输入写数据中心对齐。
依据QDR-IV SRAM器材的数据总线宽度装备，表2显现了输入时钟与输入写数据之间的联系。为了保证指令和数据周期的正确时序，并保证正确的数据总线回来时刻，DKA/DKA#和DKB/DKB#时钟有必要契合各自数据表中给出的CK‑to‑DKx斜率 (tCKDK)。
QKA/QKA#和QKB/QKB#是与读取数据相关联的输出时钟。这些时钟与输出读取数据边缘对齐。
QK/QK#是数据输出时钟，由内部锁相环(PLL)生成。它与CK/CK#时钟同步，并契合各自数据表中给出的CK‑to‑QKx斜率 (tCKQK)。
依据QDR-IV SRAM器材的数据总线带宽的装备状况，表3显现了输出时钟与读取数据之间的联系。
读/写操作
读和写指令由操控输入(LDA#、RWA#、LDB#和RWB#)和地址输入驱动。在输入时钟(CK)的上升沿上对端口A操控输入进行采样。在输入时钟的下降沿上对端口B操控输入进行采样。
表4显现的是端口A和端口B的读/写操作条件。
如图2 和图3 所示，关于QDR-IV HP SRAM，端口A的读取数据在CK的上升沿后整五个读取推迟(RL)时钟周期后才从DQA 引脚上输出;关于QDR-IVXP SRAM，则需求八个读推迟(RL)时钟周期。CK信号的上升沿产生，一起读取指令宣布，经过指定的RL时钟周期后才可获取数据。
关于QDR-IV HP SRAM，端口A的写入数据在CK的上升沿后整三个写入推迟(WL)时钟周期才传输至DQA 引脚;关于QDR-IV XP SRAM，则需求五个写推迟(WL) 时钟周期。CK信号的上升沿产生，一起写入指令宣布，经过指定的RL时钟周期后才可获取数据。
关于QDR-IV HP SRAM，端口B的读取数据在CK的上升沿后整五个RL 时钟周期才从DQB引脚上输出;关于QDR-IV XP SRAM，则需求八个RL 时钟周期。CK信号的上升沿产生，一起读取指令宣布，经过指定的RL时钟周期后才可获取数据。
关于QDR-IV HP SRAM，端口B的写入数据在CK的上升沿后整三个WL 时钟周期才传输至DQB引脚;关于QDR-IV XP SRAM，则需求五个WL 时钟周期。CK信号的上升沿产生，一起写入指令宣布，经过指定的RL时钟周期后才可获取数据。
QVLDA/QVLDB 信号表明相应端口上的有用输出数据。在总线上驱动榜首个数据字的半周期前置位QVLDA 和QVLDB信号，并在总线上驱动最终一个数据字的半周期前撤销置位它们。最终数据字后的数据输出是三态的。
旨在完成高速运转的分组操作
QDR-IV XP SRAM 的规划是为了支撑频率更高的八组形式(最大作业频率 = 1066 MHz)，而QDR-IV HP SRAM 则支撑频率较低的无分组形式(最大作业频率 = 667 MHz)。
QDR-IV XP 中较低的三个地址引脚(A2、A1 和A0)挑选了在读或写期间即将拜访的组。仅有的分组约束是在每个时钟周期内该组仅能被拜访一次。QDR-IV XP SRAM 的组拜访规矩要求在端口B 上拜访的组地址与在端口A 上拜访的组地址不相同。
假如不契合分组约束，那么由于在时钟的上升沿时现已对读/写操作进行采样，在端口A 上则不会约束读/写操作，但会制止端口B 上的读/写操作。QDR-IV HP SRAM 并没有任何分组约束。
QDR-IV XP SRAM 上的分组约束可作为某些运用的一个长处，在这些运用中，存储器中的每一组都有不同的用处，而且都不能在同一个时钟周期中被拜访两次。一个网络路由器能够在QDR-IV XP SRAM 的每一组内贮存不同的路由表就是一个实例。假如在同一个时钟周期内特定的路由表仅能被拜访一次，则有或许完成高TRT (随机数据传输速率)。在该状况下，作业频率为1066 MHz 时，可获得的最高随机数据传输速率为2132 MT/s。
分组约束不会影响到数据传输速率的另一种状况是运用物理层上的多个端口进行规划，经过每一个端口能够直接拜访存储器中一组。这些端口将被复用到QDR-IV XP SRAM 的端口A 和端口B。在该规划中，由于每一个组都连接了物理层上不同的端口，因而任何一个组都不能在同一个时钟周期内被拜访两次。
不过，假如榜首次拜访某一组是经过当时时钟周期的下降沿上端口B 进行的，而且第2次拜访则是经过下一个时钟周期的上升沿上端口A 进行的，那么能够在一个时钟周期内再次对同一组进行拜访。如图6所示，在进行写操作期间，端口B 和端口A 都能够在一个时钟周期内拜访组Y。相同，在进行读操作期间，端口B 和端口A 能够在一个时钟周期内拜访组X。
