过失操控编码技能对改进误码率、进步通讯的牢靠性具重要作用。RS码既能够纠正随机过错，又能够纠正突发过错，具有很强的纠错才能，在通讯体系中运用广泛。因为RS码的译码杂乱度高，数字运算量大，常见的硬件及软件译码计划大多不能满意高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构剖析相结合的RS硬件解码计划，适用于FPGA单片完结，速率高、推迟小、通用性强、运用灵敏。笔者在FPGA芯片上完结了GF（2 8）上符号速率为50Mbps的流式解码计划，最大延时为640ns，参数能够依据需求灵敏设置。
1 RS码的结构
码字长度为N=q-1(q=2i)，生成多项式为
，αi∈GF(q) 的RS码有最小码距δ=2t+1，能够纠正t个随机或突发过错[1]。本文罗列的计划测验中选用的RS码主要参数为N=255、m0=0、t=8，其间 GF（2 8）的生成多项式为g（x）=x8+x4+x3+x2+1。因为RS码的编码逻辑结构比较简略，文中仅给出仿真成果。
2 RS码的译码算法
RS译码算法一般分为三步：随同式核算、要害方程取得和过错图样的求解。其间要害方程的取得是RS译码中最困难、最为要害的一步。
在使用随同式求解要害方程时，BM算法和Euclidean（欧氏）算法是两种较好的挑选。BM算法触及很多的变量存储和杂乱的逻辑操控，适用于软件编程而不合适硬件完结。欧氏算法数据存储量少、操控快捷，合适硬件完结。且选用欧氏算法确认要害方程所需时刻与过错个数成正比，因而从处理时刻上考虑，欧氏算法也是较好的挑选。
在取得要害方程后，选用时域处理办法，需求很多的运算单元和操控电路，在硬件完结中是不可取的。而选用频谱结构剖析办法，使用最短线性移位寄存器归纳及离散傅氏逆改换进行处理，逻辑简略、耗时少，合适硬件完结。虽然在傅氏改换时需求较多的逻辑单元，但对GF（2n）在n10的情况下，改换域译码器要比时域译码器简略得多。因而本文提出欧氏算法和频谱结构剖析相结合的计划，并在实践中取得了较好的作用。
Euclidean算法[3]过程如下：
（2）按所列办法进行迭代
3 计划流程
计划流程框图如图1所示。
3.1 随同式S0,S1,…，S2t-1的核算
令r1,r2，…，rn为接纳到的RS码字，依据体系码监督矩阵的特性，可结构如图2所示随同式核算电路Si=（（（r1αi+r2）αi+r3）αi…+rn，然后实践随同式序列的核算。
3.2 使用随同式确认要害办法
Euclidean算法的难点主工在于迭代核算过程中存在的被除数多项式和除数多项式长度的不确认性，使每次核算中发生的商序列的长度不等，以及因而或许触及到的不定长多项式的相乘和相加问题，增加了硬件规划的难度。体系选用了嵌套双循环的办法，使用’时钟发生2’操控外循，’时钟发生1’操控内循环，然后优化了算法，得到了问题的解决计划。在取得随同式的基础上，图3电路可详细完结Euclidean算法对要害方程的求解 σ（x）=σtxt+σt-1xt-1+…+σ1x+1。
3.3 使用最短线性移位寄存器归纳和离散傅氏改换获取过错图样
在得到要害方程后，首要应进行过错方位（要害方程的根）的确认，这样可减小电路的规划；使用钱查找[1]（工程上求解σ（x）根的有用办法）的办法能够简捷的确认过错方位。然后，发动最短线性移位寄存器归纳和离散傅氏逆改换，通过N次（运算地点域的长度）迭代，即可求得对应各个过错方位的过错图样，如图4所示。用过错图样对接纳码字进行纠错，就可得到正确的信息序列。
3.4 RS编译码在FPGA上的完结
有限域的乘法、加法运算单元和各模块的操控逻辑规划是体系成功的要害。触及有限域的各个运算单元的运算速度约束了译码器的速度，而操控逻辑引导了译码的流程。硬件电路的软件开发工具给规划杂乱电路供给了简捷思路。体系选用了QUARTUS与第三方软件相结合的办法，用VHDL言语规划了大部分功能模块。特别是在乘法器规划中，乘数确认、被乘数不定的有限域乘法器，经逻辑归纳和优化规划后，运算速度可别离在6.8ns和11.6ns内完结，完全能够满意体系符号速率50Mbps的要求。应该指出，体系速度的进一步进步遭到求逆运算的约束，求逆运算没有清晰的数学结构（一般选用查表的办法），这是约束运算速度的瓶颈。但针对流式译码算法，上述结构已能满意要求。
4 仿真成果
4.1 编码器的仿真
仿真的时钟频率为50MHz，在EN为高电平时输入信息有用。为简略起见，选用体系码的缩短型，即信息为（00，00，…，00，02，01，02）.编码器的仿真成果如图5所示。其间，IN为输入信息， CLK为体系时钟，C为编码输出（输入和输出均为16进制）。
4.2 译码器的仿真
首要，给出体系的仿真全貌，如图6所示。其间C为接纳到的RS码，SP为随同式 S15,shang为运用欧氏算法得到的商序列，SeryDA为S序列，anssd和ERTD别离对应码字或许存在的第四个过错方位和过错值，仿真中的接纳码在方位（105，106，107，108，109，110，111，112）上过错均为（01）HEX。
随同式的核算成果：S15，S14，…，S1，S0为（FD，8D），CE，4A，51，B2，A1，CA，C4，0D，73，56，A6，F5，01），图6和图7中的sp即为S15。
这儿要点给出使用随同式核算要害方程的电路仿真成果，如图7所示。当输入随同式成果今后，运算电路发动，在核算商序列的一起进行联接多项式的迭代运算。欧氏算法的商序列shang为：（FF，58），（37，92），（50，45），（E9，C7），（F4，B9），（5D，33），（87，8F）。当满意停止条件今后显现标志QQC，一起，给出要害方程系数如图7中（AI，AH，AG，AF，AE，AD，AC，AB，AA）即（00，19，2E，EC，A8，AD，41，E6，95），对应有限域上的表达式为：
δ（x）=α193×7+α130×6+α122×5+α144×4+α252×3+α191×2+α160x+α184; 有解为（α105，α106，α107，α108，α109，α110，α111），与假定过错方位完全一致。然后求解S序列，一起针对各过错方位进行 IDFT，就能够得到对应的过错值。图6中anssd和ERTD标明方位108上存在的过错为（01）HEX。
体系仿真标明，译码器取得的过错方位和过错图画与实践假定的过错方位（105，106，107，108，109，110，111）和过错值（01）HEX完全一致。
根据APEX架构的可编程单芯片RS编译码硬件解决计划在我国普天集团西安蓝牙通讯设备有限公司的二次群无线扩频通讯机的改造项目中得到了运用。它可用于离散译码、流式译码，在增加一级缓存的基础上，相同适用于接连译码。
