跟着信息技能的开展以及数字集成电路速度的进步，实时处理很多数据现已成为实践，但在一些特别条件下，无法实时传输数据，有必要运用存储测验办法。该办法是在不影响被测目标或在答应的规模下，将微型存储测验体系置入被测体内，现场实时完结信息的快速收集与存储，并收回存储器，由计算机处理，再现被测信息的一种动态测验技能[1]。实践使用中，因为在不同的条件下对采样速率和采样精度的要求有所不同，体系的完结办法也各有特点。为了添加体系数据收回的可靠性，本文介绍了依据双备份存储的数据收集存储体系的规划与完结办法。
1 技能要求
在某飞翔体遥测体系中,为了获取飞翔体的参数，需求规划一种数据收集存储体系，要求完结对23路模仿信号的收集、编帧存储。要求输入信号电平为0~5 V，体系总采样率为245.76 kHz, 记载时刻不小于500 s，对速变信号的采样率为5.12 kHz,缓变信号的采样率为160 Hz, 23路模仿量信号输入中包含9路速变信号和14路缓变信号。
2 全体计划的规划
信号收集存储体系是依据双备份的数据存储器规划而成，整个体系以FPGA为中心操控器，操控数据的收集、编帧存储。体系结构如图1所示。
2.1采编器电路的规划
采编器[2]首要完结对各种被测信号的收集，并对数据进行实时编码、逻辑操控和实时存储操控，分为速变、缓变信号收集模块和收集操控模块，两者经过内部总线相连。
速变、缓变信号收集模块首要完结23路输入模仿信号的调度、挑选、A/D收集等功用,包含输入接口电路、滤波跟从电路、模仿通道切换电路、信号调度电路等。
收集操控模块完结模仿信号的A/D收集操控、编帧、内部时序操控等功用，包含长线接口电路、操控电路、存储器接口电路、帧结构下载电路等。
采编器的主控器材选用XC2S100E型现场可编程门阵列(FPGA),该器材体积小、功耗低、内部延时小，悉数操控逻辑由硬件主动完结，编程装备灵敏，可完结程序的并行履行，因而可大大进步体系的作业功用。该采编器的电压收集规模为0~+5 V，收集精度不低于0.1%。因为FPGA自身不具备A/D转化模块，因而各通道的模仿信号别离经信号调度电路后，由模仿多路开关ADG506挑选模仿通道，再经外部高速AD7667完结A/D转化，转化的数据在FPGA内编帧后输出到存储器中。具体的每帧数据由各路模仿信号和帧符号FDB1 8540组成。采编器的电源由电源模块供给的5 V电压经TPS70351调度后发生。
采编器电路框图如图2所示。
2.2存储器电路的规划
存储器首要完结数据的存储功用，存储器包含两套独立的存储电路A、B片，两者互为备份。每套存储器内包含与采编器相连的长线接口、FPGA和Flash存储芯片。该双备份规划能进一步进步数据收回的可靠性。
存储器电路框图如图3所示。
技能要求总采样率约250 kHz，记载时刻不小于500 s， A/D收集的有用位数为16 bit，则一个采样周期(即4 μs)发生的数据量为2 B， 则1 s的数据量为1×106×2/4=500 000 B,则500 s内的记载数据量为2.5×108 B=238.5 MB， 可见容量为256 MB的闪存芯片便可满意记载要求，本规划选用SAMSANG公司的Flash存储芯片K9K8G08U0M，存储容量达1 GB，是为了留出存储余量，这样就为今后体系的晋级和扩展供给可行性处理计划。
3体系软件规划
3.1收集操控逻辑的规划
关于多通道异步时分收集这种方式的电路，因为在电子开关切换的进程中存在着串扰，信号遭到该串扰后，滤波放大器的输出在ADC采样前未安稳至其应有的精度，就会对ADC的采样有影响，然后影响收集精度。所以，为了处理串扰问题，只要在实践的基础上，靠经历去挑选适宜的运放，或者是经过硬件与体系软件优化相结合的办法寻觅处理途径。
在确保体系采样率的前提下，本规划经过硬件与软件相结合的办法来处理串扰问题。硬件上收集模块挑选SR(压摆率)较高的运放LF247作为滤波跟从器，软件上则以并行的作业方式确保采样前采样通道信号的安稳，即在时序规划上，主程序中选用了两个进程：(1)完结数据的转化、帧计数和数据的传输; (2)依据帧计数frame_cnt操控通道地址信号a和p进行通道切换。这两个进程并行履行。
FPGA收集操控逻辑流程图如图4所示。其间，a为通道挑选输出，接ADG506的通道挑选操控端(A3~A0);P为ADG506选通信号,接ADG506的片选端(EN)。
因为存储器选用双备份规划以及对两片存储器的写入操作完全相同，故收集操控逻辑中别离有操控A、B片存储器的操控信号wrclkA和wrclkB，数据经过MAdata、MBdata别离存入存储器的A、B片中，如图5所示。
图5[3]是FPGA的时序转化图。其间，Convst为发动转化信号;Addr为通道地址;byte信号用于操控数据并行输出的形式，低电平为低8位数据，高电平为高8位数据;ADdata 连接到AD7667的数据输出端;数据经过ADdata输入到FPGA。
图5的数据转化进程：A/D转化器的数据收集是从Convst信号下降沿开端，Convst下降沿发动对n-1通道的采样转化, 进入转化进程后，通道地址信号a和p依据帧计数切换到收集通道n, 在等候满足的转化时刻t4后，AD7667在byte高电平的操控下从AD[7:0]输出n-1通道高8位的转化数据,高8位数据在写时钟Wrclk的操控下，以满足的时刻传输给缓存器,AD7667在byte低电平的操控下从AD[7:0]输出n-1通道低8位的转化数据,低8位数据在写时钟Wrclk的操控下，以满足的时刻传输给缓存器，并在传输的一起进入n通道的收集进程，此刻n通道信号在经过了时刻t3后，现已到达安稳的电平。
在收集的进程中测得的Convst信号波形与运放的输出波形如图6 (a)、(b)所示。
图6 (a)、(b)中,CH1通道为Convst信号，频率约为250 MHz(采样周期4 μs)，CH2通道为运放输出信号。 图6(c)、(d)别离为用LM224和LF247作为运放时收集数据的回放波形。从图6 (a)、(b)能够看出，在开关切换的进程中，运算放大器输出的信号存在剧烈颤动。图6(a)中测得的是用LM224作为滤波跟从器(SR为0.3 V/?滋s)的输出信号，此滤波放大器的输出颤动直到ADC采样前还未安稳，导致收集到的数据波形呈现严峻失真，如图6(c)所示;在图6(b)中的竖线处，运放的输出也存在必定的颤动，但是，因为滤波运放选用LF247(该运放的SR为16 V/?滋s),其输出在ADC采样前现已安稳到极高的精度，所以用该运放作为滤波跟从器收集到的数据波形十分精确，如图6(d)所示。
由此能够看出，与传统的流水线次序相比较，因为硬件描绘言语VHDL进程之间具有并发特性(进程(1)与进程(2)的并发性)，这样就必定节省了通道切换、采样和坚持的时刻，一起结合硬件，挑选适宜的运放，即可确保ADC转化之前转化通道信号的安稳，这就处理了通道串扰问题。
3.2 存储逻辑规划
存储逻辑首要包含对Flash的擦除、读写及辨认无效块。操控流程图如图7所示。
存储器默以为读状况,上电复位时刻设置为0.8 s，复位完结则判别是否处于写状况，若是，则记载采编器传输的数据，若否，则在读恳求信号有用时(低电平有用)，送出Flash芯片内所存数据，送完256 MB主动中止。若中心读恳求信号无效，存储器中止送数，保持当时状况，并等候恳求信号再次有用。
当存储器处于写状况时，A、B片一起完结数据的记载;当处于读状况时，在各自读恳求信号有用时，分时复用采编器数据总线，先后将两套存储器数据上传。1#存储器为默许优先上传存储器，经过设置采编器通道切换信号为有电流状况，可挑选2#存储器上传数据。
备用读数状况下，别离读取两套存储器。
4 测验实验
对数据收集存储体系进行轰击实验，其意图是为了查核记载器的外部结构以及内部电路板的抗过载才能。实验前，采编器收集规范的模仿弹上信源(正弦波、方波、直流量、锯齿波……顺次循环)，并存入存储器，然后将整个体系安装在飞翔体中,飞翔体以极高的速度着靶，测验收集存储体系的冲击过载才能。实验后电路板正常无损坏，而其间一块(B片)外部晶体振荡器损坏，因而，存储器选用双时钟源，正常情况下由晶体振荡器供给时钟源，在存储器收回后读取数据时，若晶体振荡器损坏，可由地上测验台供给的备用时钟作为存储器时钟源，这样就避免了收回存储器后替换晶体振荡器的费事。实验完结后从A片存储器中收回数据，并与实验前的数据相比较，成果共同，再从B片存储器中收回数据(因为外部晶体振荡器损坏，需用备用时钟源)，与实验前的数据相比较，其波形共同，如图8所示。图8中列举了其间4个通道T1~T4的电压信号,实验标明，该体系具有很强的抗过载才能。
本文给出了依据双备份存储器的数据收集存储体系的电路规划和操控逻辑规划。在工程实践的基础上，对多通道异步时分电路的通道串扰现象提出了可行性的处理计划，一起具体地介绍了选用FPGA完结收集操控逻辑以及存储逻辑的办法，也给出了收集操控逻辑的流程和存储逻辑的规划流程。经过飞翔实验，该收集存储体系收集了用来评价飞翔器的各种技能指标的有用数据，实践证明，双备份规划有用的进步了数据收回的可靠性。
