摘要：在2.5 Gbps高速串行收发体系接纳端中1到2解复用电路位关于下降群斯ぷ魉俣龋减轻规划压力，进步电路安稳性起着关键效果。本文描绘了依据电流方式逻辑的解复用电路作业原理，依照全定制规划流程选用SMIC0.18um混合信号工艺完结了高速差分数据的1到2解复用，并选用SpectreVerilog进行了数模混合仿真，成果表明该电路在2.5Gbps收发器电路中能够安稳可靠地作业。
高速通讯体系现已在世界范围内进入大规模建造阶段，很多的信息交互促进了通讯和计算机技术的迅猛发展，高速干线体系作为信息高速公路的骨干，研讨规划其所选用的高速芯片势在必行。数据的传输办法，因为并行信号彼此之间的耦合与串扰约束了其作业速度和传输间隔，而串行办法节省传输前言，下降了体系互连的复杂性，传输速率更高、间隔更远，已在芯片之间、处理器与外设之间、高速硬盘接口、背板衔接等范畴广泛使用。
为了战胜时钟的最大翻转频率遭到工艺约束的缺陷，简化电路规划的复杂度以及时钟散布的难度，完结更高的速率，一起尽量下降体系功耗，半速率电路结构逐渐替代全速率结构。本文依据2.5Gbps高速串行收发器的作业实践，为下降后续电路规划难度，选用作业速率较高的电流方式逻辑(Current Mode Logic，CML)规划了双环时钟数据恢复电路中的前端1：2解复用电路，选用SMIC0.18 um模仿混合信号工艺完结并依据SpectraVerilog进行数模混合仿真，成果显现电路能够正常作业，契合预期要求。
1 解复用电路单元
解复用电路把一路高速信号还原为若干路低速信号，常用结构包含串行、并行、树形以及上述3种结构的组合方式。串行解复用电路结构简略，时序联系清楚，能够完结恣意1：N的解复用功用，但一切触发器作业在输入时钟频率上，其作业速度会约束电路的速度，因而串行结构对触发器规划和工艺的要求较高，而进步触发器速率会带来芯片功耗添加、电平摆幅减小，噪声容限变小等问题，因而常用于低速体系中;并行结构中触发器作业在输出数据速率上，对触发器速率要求小，因而功耗较低、规划简略，统筹了速度与功耗，是1：2解复用电路的抱负结构，但关于1：N解复用而言，N个并行衔接的触发器对前级电路构成很大的电容负载，是速率进步变得困难;树形解复用电路充分利用1：2并行解复用电路的长处，使整个电路较前两种结构有高速低功耗的长处。
关于选用半速率结构的高速串行收发器而言，整个电路功能首要受前端1：2解复用电路的约束，一起考虑到为了增强信号可靠性，待处理的输入数据为差分数据，本文规划的1：2解复用电路选用类并行结构，如图1所示，上下两个电路为选用电流方式逻辑结构的解复用电路单元，输入为差分数据和互补时钟。
电流方式逻辑电路比较传统的CMOS电路能够在更低的信号摆幅情况下作业在更高的频率。依据CML的解复用电路单元原理图如图2所示，其作业原理能够描绘为：NMOS管N1L能够看做开关运用，在时钟CKP为低电子期间截止，由N2L、N3L、P1L和P2L构成的输入级处于坚持方式，N4L和N5L的漏极被充电到高电平;在时钟CKP为高电平期间导通，输入级处于通明状况，电路接纳差分输入数据Din_P和Din_N。电路中由P4L和P6L构成的正反馈电路对前级起到锁存效果，能够加快输出数据的翻转，进步转化速率;左下角的8个晶体管构成平衡负载电路，能够确保N4L和N5L输出线上的负载对称。输入数据在时钟信号操控下送到输出Dout，输出数据与输入数据反相。
对图1所示的解复用模块进行仿真，输入为由互补的PWL分段线性源指定的位周期为400 ps的差分数据，选用周期T=800 ps，上升时间和下降时间为tr=tf=40 ps的脉冲电压源作为时钟信号，仿真成果如图3所示。从图中能够看出有用数据部分从时钟的第二个高脉冲开端，从仿真成果可知，解复用电路能够正常完结数据1：2的串并转化。
2 用于高速收发器的解复用电路
在高速串行收发器的接纳端，为了确保数据的鲁棒性和电路作业的可靠性，数据选用差分方式。从第2部分能够看出依据CML的1：2解复用电路能够正常作业，因而能够以此为基础建立用于高速差分串行数据半速率收发器的前端1：2解复用电路。电路原理图如图4所示。其间clkI与clkIN、clkQ与clkQN为互补时钟，clkI与clkQ为正交时钟，DinP和DinNer位差分输入的2.5Gbps串行数据，DmP与DmN、DsP与DsN为1：2解复用后的两路1.25Gbps差分数据。
选用SMIC 0.18um模仿混合信号工艺完结电路规划，现对图4所示解复用单元进行仿真。因为分段线性电压源在表明数据时特别繁琐，并且单个指定数据难以确保仿真的随机性和全面性，故而这儿选用数模混合的办法进行仿真。输入数据选用VerilogHDL言语编写的伪随机序列，选用Cadence的SpcctreVerilog进行仿真。仿真成果如图5所示，比较输入数据和由主时钟采样输出的数据，能够看出电路的解复用操作是正确的。
3 定论
本文描绘了解复用电路的传统规划办法并剖析了各自特色，依据2.5Gbps高速串行收发器的使用实践，选用类并行结构、依据电流方式逻辑规划了收发器的前端解复用电路，并剖析了其作业原理，选用SM%&&&&&%0.18um混合信号工艺完结了电路规划，并选用SpectreVerilog进行了数模混合仿真，成果表明该电路在2.5Gbps收发器电路中能够安稳可靠地作业。
