在开发PL时一般都会用到分频或倍频，对晶振发生的时钟进行分频或倍频处理，发生体系时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的办法。
首要翻开vivado2017.3新建一个RTL项目。
点击Flow navigator的IP Catalog 选项，如下图所示：
在查找框中输入clock；
如图；顺次翻开，找到clockingwizard；双击
呈现如下提示
点击generate 进入装备界面
选用PLL（锁相环）
下拉；设置输入时钟
然后点击第二项output Clock设置输出，这儿用两个输出，一个倍频，一个分频
之后OK；在source栏 IP source可看到加入了clk_wiz_0;
双击翻开clk_wiz_0.veo可检查调用模板。如图所示；
现在就能够调用了，编写仿真测验文件
仿真如图，能够看到两个输出分别为100hz,25hz。
