1. FPGA开发流程：
●电路规划与规划输入
●仿真验证：运用Xilinx集成的仿真东西足矣
●逻辑归纳：运用XST（Xilinx Synthesis Tool）东西
●布局布线：运用Xilinx的ImplementaTIon Tool东西
●FPGA装备下载：运用iMPACT东西
2. 时序标示文件是指SDF（Standard Delay Format TIming AnnotaTIon）文件，在Xilinx公司的FPGA/CPLD规划中运用“.sdf”作为时序标示文件的扩展名，而在 Altera 公司的FPGA规划中运用“.sdo”作为时序标示文件的扩展名。它在仿真进程的首要效果就是在SDF标示文件中对每一个底层逻辑门供给了 3 种不同的延时值，分别是典型延时值、最小延时值和最大延时值，用于进行静态时序剖析（STA）仿真验证。
3. 归纳在FPGA/CPLD规划中的效果是是将寄存器传输层的的结构描绘转化为逻辑层的结构描绘，以及将逻辑层的结构描绘转化为电路的结构描绘。归纳过程的输入是HDL源代码，输出是逻辑网表。
4. ModelSim仿真器是依据事情驱动的，它能够用来仿真Verilog言语，也能够用来仿真VHDL言语，一起也支撑两种言语的混合仿真。
5. 依据规划阶段不同，仿真能够分为RTL行为级仿真、归纳后门级功用仿真和时序仿真等三大类型。
6. ModelSim供给的调试手法与东西有以下几种：
●在源文件窗口中设置断点或许单步履行。
●调查波形丈量时刻。
●在数据流窗口中阅读规划的物理衔接。
●检查或许初始化存储器。
●剖析仿真功率。
●测验代码覆盖率。
●波形比较。
7. HDL Bencher的Xilinx版别能够支撑VHDL言语输入、Verilog HDL言语输入和Xilinx原理图输入等3种输入办法。
8. 完成（Implement）是将规划的逻辑网表信息转化成所选器材的底层模块与硬件原语，将规划映射到器材结构上，进行布局布线，到达在选定器材上完成规划的意图。
9. 完成首要分为3个过程：
●转化逻辑网表（Translate）：将多个规划文件合并为一个网表
●映射到器材单元（Map）：将网表中的逻辑符号（门）组装到物理元件（CLB和IOB）中
●布局布线（Place&Route）：将元件放置到器材中，并将其衔接起来，一起提取出时序数据，并生成各种陈述
10. 完成前应该规划完成束缚条件： 束缚条件一般包含管脚确定、时钟束缚、大局时钟、第二大局时钟、分组束缚和物理特性束缚等信息。ISE中能够运用束缚编辑器（Constraints Editor）生成束缚文件（UCF）。
11. FPGA的规划辅导准则：面积和速度的平衡与交换准则、硬件准则、体系准则、同步规划准则
12. ISE中的HDL Editor东西包含的Verilog和 VHDL 三大言语模板大致能够分为下列 4个项目：器材实例化、语法模板、归纳模板、用户自定模板
13. XST（Xilinx Synthesis Technology）是Xilinx ISE内嵌的归纳东西。XST的输入文件一般是HDL源文件，而且XST现已支撑Verilog和VHDL混合言语源代码输入；XST的输出文件是NGC网表，XST的陈述文件是Log文件。
14. XST的归纳束缚文件是XCF（XST Constraint File），而布局布线阶段最重要束缚文件是用户束缚文件UCF（User Constraint File）。
15. XST归纳首要分为以下3个过程： HDL源代码剖析、HDL代码归纳、底层优化
16. Xilinx大局时钟资源有必要满意的重要准则是：“运用IBUFG或IBUFGDS的充沛必要条件是信号从专用大局时钟管脚输入”。即，当某个信号从大局时钟管脚输入，不管它是否为时钟信号，都有必要运用IBUFG或IBUFGDS；假如对某个信号运用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从大局时钟管脚输入的。
17. BUFGP相当于IBUFG和BUFG的组合，所以BUFGP的运用也有必要遵从上述的准则。
18. 大局时钟资源的例化办法大约可分为两种：在程序中直接例化大局时钟资源、经过归纳阶段束缚或许完成阶段束缚完成对大局时钟资源的运用
19. 简述大局时钟资源与第二大局时钟资源的概念与根本运用办法。
同步时序电路依据时钟触发沿规划，对时钟的周期、占空比、延时、颤动提出了更高的要求。为了满意同步时序规划的要求，一般在FPGA/CPLD规划中选用大局时钟资源驱动规划的主时钟，以到达最低的时钟颤动和推迟。第二大局时钟资源，也叫长线资源。它是散布在芯片的行、列的栅门（Bank）上，一般选用铜、铝工艺，其长度和驱动才能仅次于大局时钟资源。与大局时钟类似，第二大局时钟资源直接同IOB、CLB、Block Select RAM等逻辑单元衔接，第二大局时钟信号的驱动才能和时钟颤动推迟等目标仅次于大局时钟信号。
Xilinx大局时钟资源的运用办法有以下5种：IBUFG + BUFG的运用办法、 IBUFGDS + BUFG的运用办法、.BUFG + DCM+BUFG的运用办法、Logic+BUFG的运用办法、Logic + DCM+BUFG的运用办法
第二大局时钟资源的运用办法一般是在Xilinx的束缚编辑器（Constraints Editor）的专用束缚（Misc）选项卡中指定所选信号运用低颤动推迟资源“Low Skew”。也能够直接在辅导Xilinx完成过程的用户束缚文件（UCF）中增加“USELOWSKEWLINES”束缚指令。
