有人说是负载电容，是用来纠正晶体的振动频率用的;有人说是启振电容;有人说起谐振效果的。
电容与内部电路一起组成必定频率的振动，这个电容是硬衔接，固定频率才能很强，其他频率的搅扰就很难进来了。
讲的通俗易懂一点，用一个从前听过的笑话来比方，大约意思便是本飞机被我绑架了，其他绑架者等下次吧。这个电容便是本次劫机者。
晶振电路其实是个电容三点式振动电路，输出是正玄波晶体等效于电感，加两个槽路分压电容，输入端的电容越小，正反应量越大。负载电容每个晶振都会有的参数，例如安稳度是多少PPM，部分人会称之为频差，单位都是PPM，负载电容是多少PF等。当晶振接到震动电路上 在震动电路所引进的电容不符合晶振的负载电容的容量要求时 震动电路所出的频率就会和晶振所标的频率不同
再举例说明：
一个4.0000MHz +-20PPM 负载电容是16PF 的晶振;
当负载电容是10PF时 震动电路所出的频率就可能会是4.0003MHz;
当负载电容是20PF时 震动电路所出的频率就可能会是3.9997MHz;
在一些对频率精度要求高的电路上如PLL的基准等。。。便是并多个可调电容来微调频率的;
假如对频率精度要求不高就用固定电容就行了;
晶振负载电容一般有2种接法 1 并联在晶振上 2 串联在晶振上 ;
第2种比较常用 2个脚都接一个电容对沟通地。
晶体元件的负载电容是指在电路中跨接晶体两头的总的外界有用电容。是指晶振要正常震动所需求的电容。一般外接电容，是为了使晶振两头的等效电容等于或挨近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值邻近调整能够得到准确频率。此电容的巨细首要影响负载谐振频率和等效负载谐振电阻。
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为别离接在晶振的两个脚上和对地的电容,Cic(集成电路内部电容)+△C(PCB上电容).便是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF
各种逻辑芯片的晶振引脚能够等效为电容三点式振动器。晶振引脚的内部通常是一个反相器，或者是奇数个反相器串联。在晶振输出引脚XO 和晶振输入引脚 XI 之间用一个电阻衔接，关于 CMOS 芯片通常是数 M 到数十 M 欧之间.许多芯片的引脚内部现已包含了这个电阻，引脚外部就不必接了。这个电阻是为了使反相器在振动初始时处与线性状况，反相器就如同一个有很大增益的放大器, 以便于起振。石英晶体也衔接在晶振引脚的输入和输出之间，等效为一个并联谐振回路，振动频率应该是石英晶体的并联谐振频率。晶体周围的两个电容接地, 实践上便是电容三点式电路的分压电容，接地址便是分压点。以接地址即分压点为参阅点，振动引脚的输入和输出是反相的，但从并联谐振回路即石英晶体两头来看，构成一个正反应以确保电路继续振动。在芯片规划时，这两个电容就现已构成了，一般是两个的容量持平，容量巨细依工艺和地图而不同，但终归是比较小，不必定合适很宽的频率规模。外接时大约是数 PF 到数十 P，依频率和石英晶体的特性而定。需求留意的是：这两个电容串联的值是并联在谐振回路上的，会影响振动频率。当两个电容量持平时，反应系数是 0.5， 一般是能够满意振动条件的，但假如不易起振或振动不安稳能够减小输入端对地电容量，而添加输出端的值以进步反应量。
规划考虑事项：
1.使晶振、外部电容器(假如有)与 IC之间的信号线尽可能坚持最短。当十分低的电流经过IC晶振振动器时，假如线路太长，会使它对EMC、ESD与串扰发生十分灵敏的影响。并且长线路还会给振动器添加寄生电容。
2.尽可能将其它时钟线路与频频切换的信号线路安置在远离晶振衔接的方位。
3.留神晶振和地的走线
4.将晶振外壳接地
假如实践的负载电容装备不妥，榜首会引起线路参阅频率的差错。别的如在发射接纳电路上会使晶振的振动起伏下降(不在峰点)，影响混频信号的信号强度与信噪。
当波形呈现削峰，畸变时，可添加负载电阻调整(几十K到几百K)，要安稳波形是并联一个1M左右的反应电阻。
