慢门限恒虚警处理是一种对接收机内部噪声电平进行恒虚警处理的电路，内部噪声跟着温度、电源等要素的改动而改动，这种改变是缓慢的，所以针对内部噪声的处理称为慢门限恒虚警处理。经过对雷达信号的慢门限处理下降了虚警概率，为后处理供给了必要条件。
运用大规模可编程电路来完结慢门限恒虚警处理，具有便利、牢靠的特色，能够便利地修正和仿真。雷达作业期，接收机输出除噪声外还有信号和地物杂波等，所以对噪声的采样应在休止期进行。接收机检测器后噪声电压的概率密度函数遵守瑞利散布
由式(2)可得出，P(y)与σ无关，假如能将变量x归一化为变量y，则噪声强度σ改变时将坚持输出恒虚警；恒虚警处理设备便是设法检测出噪声x的均方差σ值，再算出值；这个进程称为归一化，归一化的成果就到达了恒虚警的意图。
用数字电路完结除法运算比较复杂，故选用取对数的办法，将除法运算转化为减法运算，简化了电路完结。
1 作业原理
在休止期对噪声值lgx采样，得到lgσ。取雷达作业期的lgx减去lgσ，算出lgy式(3)，完结了归一化处理。规划中慢门限恒虚警处理电路是选用开环式噪声电平稳定电路，省掉了反对数电路，增加了部分检测电路，原理如图1所示。
2 FPGA规划
在休止期选8位I／Q信号起伏值进行累加，并对累加值进行锁存，当累加128个单元后，取出平均值并锁存作为榜首门限值。在作业期选取8位I／Q信号起伏值一方面与噪声平均值比较，另一方面减去噪声平均值再与人工门限比较，假如两次比较都为大于，则输出1 bit过门限信号。人工门限值的选定要根据虚警率承认，假如虚警点多则调高门限值，反之下降门限，坚持必定的虚警点数。
电路总框图如图2所示，包含3个子模块分别为时序发生模块、求噪声平均值模块、减法运算及比较模块，虚框表明FPGA芯片外围电路。
规划遵照了流水线和模块化规划准则，把总模块划分为几个功用独立又彼此联络的子模块；上一个模块的输出即为下一个模块的输入，由终究一个模块完结终究成果的输出。
各子模块电路规划完结后，树立相应电路符号，在原理图输入办法下，将各单元电路符号按原理框图逻辑关系衔接，经过保存、编译，再进行项目处理包含器材挑选、引脚界说，承认正确无误后便完结了FPCA内部电路的规划，将规划项目下载至芯片，嵌入板级电路与其它器材合作运用，完结电路功用。
2．1 时序发生模块
运用10 MHz时钟发生τ脉冲RM；在休止期128 τ处发生平均值打入脉冲RM128和铲除脉冲RST128。原理图如图3所示。
2．2 求噪声平均值模块
当休止期时，选8位I／Q信号起伏值进行累加，并对累加值进行锁存，当累加128个单元后取出平均值用RM128打入存储器锁存输出作为榜首门限值，然后铲除脉冲RST128铲除累加值。取平均值办法：128个单元8位I／Q信号起伏值累加最大能到达15位数，平均值即为高8位值，所以取累加值的高8位作为平均值即可，原理如图4所示。
2．3 减法运算及比较模块
在作业期选取8位I／Q信号起伏值一方面与噪声平均值比较，另一方面减去噪声平均值再与人工门限比较，假如两次比较都为大于，则输出 1 bit过门限信号。原理图如图5所示。
3 仿真
慢门限恒虚警处理电路仿真波形如图6所示。PM=‘1’时为休止期，PM=‘0’时为作业期；为使仿真波形更直观、易了解，休止期恒取8位I／Q信号起伏值X[8．．1]=“33”，128单元后送出平均值C[8．．1]=“33”；人工门限为稳定门限，此处设为K[8．．1]=“44”；在作业期，当X[8．．1]=“66”和“44”时，66-3344、44-3344故1 bit=‘0’，当X[8．．1]=“DC”时，DC>33，DC-33>44接连经过两道门限故1 bit=‘1’。
4 结束语
以上是在MaxplusⅡ环境中规划、编译、仿真。一般为削减堆集单元数和存储计数设备，选用下降榜首门限以到达高虚警率，而后边选用较高的人工门限以确保作业时的低虚警概率。该慢门限恒虚警处理电路的规划成功，为规划此类型电路供给了学习。选用8位二进制值累加128次，取高8位作为平均值的办法，使得电路易于完结，该办法简略、牢靠。
