作者：哈尔滨理工大学 童子权 高树东
数据收集是自动测验体系的首要功能之一，而在一些运用范畴，比方超声、医疗电子中，信号的频率规模不同会要求采样率的不同。有时，为了协作信号处理算法，乃至要求采样率在必定规模内随意设定。并且，这些运用一般要求多个通道并行收集，乃至是差分单端办法可挑选的输入。针对这些要求，咱们提出了一种最多可达12通道的同步并行多通道数据收集计划。该计划能完结的最高采样率为10MS/s，存储深度2×32M×16bit（2个SDRAM），笔直分辨率14bit，可编程增益为1、2、5、10、100五个等级。
规划计划的确认
硬件电路首要包含信号调度电路、信号输入办法挑选电路、程控增益电路、A/D转化、数据存储、触发操控以及PCI接口几个部分。8个通道输入的模拟信号经信号调度电路调度后，进行单端变差分的转化（前端也可所以直接输入的8路差分信号），由多路开关挑选输入办法后，再通过两级可挑选增益放大器进行增益操控，最终进入ADC转化成相应的数字信号。而逻辑操控单元在接纳到收集指令后，会依据相应的触发办法发动ADC进行采样，再将采样得到的数据通过FPGA内部串并转化逻辑和数据输出裁定逻辑存储到SDRAM中预备上传。本规划的收集极限目标是8个通道一起同步收集，最大采样速率是单通道10MS/s，接连采样存储时刻最大能够到达3.2s。上位机通过32位的数据总线选用查询、中止或许DMA办法将收集的数据读取到内存中进行后期的数据处理和剖析。体系的根本结构如图1所示。 
图1 体系原理框图 
图2 信号输入办法挑选电路
信号调度电路规划
在本规划中，信号调度电路包含输入办法挑选电路和增益挑选电路。此部分中，高输入阻抗、低输出阻抗的一般运算放大器构成的电压跟从器会对前后电路进行阻隔，防止后级多路开关的导通阻抗影响前级电路。输入端加两个二极管，供给±15V的钳位电压，构成过压维护。多路开关挑选DG409，它是4通道差分多路开关，具有较低的导通阻抗和低功耗和低走漏电流。信号的输入办法有四种：0输入、单端正极输入、单端负极输入和差分输入，通过DG409正好能够挑选这四种输入办法，电路如图2所示。
挑选一种输入办法后，通过两级可编程增益外表放大器AD8250，能够完结增益值可选1、2、5、10、100五个等级。AD8250有两个增益操控端A0、A1，写这个两个位，能挑选增益值，并通过W/R锁存状况值，然后确保该增益的安稳。本规划通过在FPGA内部规划串行传输逻辑，将数据写入CPLD，然后操控挑选信号的输入办法和写AD8250增益操控位。增益挑选电路如图3所示。 
图3 增益挑选电路
数据收集与操控电路规划
A/D转化器是数据收集体系的中心，对A/D器材的挑选往往影响到整个体系的性能目标。为了完结8通道并行同步采样能够选用两种计划。一是选用8个独立的A/D转化器，这样不只本钱比较高，并且难以完结8通道同步采样，制作PCB板的时分也有很大的困难。第二种办法便是本规划的办法，选用一个AD9252来满意最多8个通道的并行同步采样要求。本规划通过NIOSII软核处理器向AD9252发送操控字，以完结8通道并行同步采样。首要，输出14bit的LVDS信号到FPGA，经由串并转化逻辑输出14bit并行数据，再通过裁定逻辑完结不同通道数据存储方位的不同，最终通过两片SDRAM的乒乓操作完结接连数据收集和传输。
本规划数字操控部分由FPGA和外扩的CPLD一起协作完结。因为规划需求很多的引脚资源，而FPGA的引脚资源有限，所以在FPGA外部通过SPI总线接口外接一片CPLD，然后操控8个通道的输入办法挑选和增益挑选。FPGA内部嵌入一个NIOSII软核，担任数据收集、数据传输和输入办法以及增益的挑选操控。下面详细剖析一下这三个数字操控电路的完结办法。
1信号输入办法和增益挑选操控逻辑的完结
FPGA和CPLD之间通过串行总线通讯。通过在FPGA内部构建一个8bit地址总线，8bit数据线的RAM块，用来存储输入办法和增益挑选操控数据。8bit地址线的前三位用来操控通道号，后五位操控地点通道的20种挑选状况（4种输入办法，5种增益挑选）。8bit数据的前两位是输入办法的挑选码，后六位是增益挑选码。在FPGA内构建一个地址计数器来进行通道的挑选数据提取，该计数器的时钟频率是SPI操控器时钟的32倍。
在CPLD中构建一个48bit的串并转化逻辑，把输入办法挑选码和增益挑选码送到相应的引脚，然后完结信号输入办法和增益挑选操控逻辑的完结。
2数据收集和传输操控逻辑的完结
本规划在FPGA内部规划逻辑如下：
● 读取ADC串行LVDS数据流，然后通过串并转化逻辑把串行数据流变成并行数据流；
● 内部规划SDRAM的操控逻辑，完结数据的存储，通过内部的裁定逻辑完结不同通道的数据存储依照必定的时序存储在SDRAM中；
● 判别第一个SDRAM现已满后，通过片选切换逻辑把数据存储在第二个存储器中，一起通过DMA办法把数据传输到上位机。 
图4 操控逻辑框图
图4是FPGA内部操控逻辑框图。
3 PCI接口电路规划
本规划选用PCI总线作为数据总线衔接纳集模块和上位机进行通讯，用以完结数据的剖析处理和前史显现等功能。
因为规划中的收集模块需求作业在接连收集体系中，所以当存储器存满之后，需求快速输出通道将数据通过PCI接口传输出去。本规划选用DMA的办法传输数据，这样做既能够不占用CPU资源，又能完结快速的数据传输。咱们选用了运用比较安稳的专用PCI接口芯片PCI9054作为总线操控器和上位机通讯。该芯片契合PCI2.2总线标准，支撑低本钱隶属适配器PCI时钟为0～33MHz，理论的数据传输速率可达132Mb/s，实践速率为60Mb/s。
图5 PCI接口电路
本规划中，PCI9054被装备为从形式，用FPGA作为主操控器完结数据的传输操控。PCI9054有三种总线操作形式：M形式、C形式和J形式。M形式首要是协作MPC850/MPC860处理器运用的，首要用在电信范畴。J形式用来满意接口规划比较杂乱的状况，C形式首要为通用形式。本规划选用C形式，接口电路如图5所示。
FPGA依照PCI9054的读写时序规划读写操控逻辑，接纳上位机传来的指令，对电路进行相应的设置后，发动ADC收集数据，然后将收集到的数据送到SDRAM中；当一个SDRAM满后发生一次中止，将现已满SDRAM的地址线映射到PCI9054的本地数据线上，一起通过本地主控办法装备PCI9054的DMA操控器，通过DMA办法将SDRAM中预备好的数据上传。本规划运用了14位的本地数据总线和24位地址总线进行数据传送和地址译码操控。
结语
通过充分考虑规划中或许呈现的各种影响信号质量的要素，规划了过压维护电路。通过选用适宜的元件减少了电路板规划杂乱程度，以及本钱的最优化。通过实践测验，模块很好地到达了本文所提及的技术目标，具有很高的实用性。
