导言
数 据 采 集 系 统 是 信 号 与 信 息 处 理 系 统 的 重 要 组 成 部 分，跟着信息技能和高速互联技能的飞速发展，人们面对的 信号处理使命越来越深重，数字信号处理的速度和精度也越 来越高，高速数据采集卡的重要性日益凸显。要处理高分辩 率、高精度等问题，对存储设备的读写速度、高速ADC技 术目标的要求必然会进步。FPGA灵敏的装备与验证规划方 法、丰厚的IP核资源，大大简化了DDR II SDRAM读写和以 太网MAC协议层的规划，给规划带来了便当。
1 高速数据采集卡总体方案
体系以FPGA器材为中心，DDR II SDRAM为存储设备，14-bit高精度ADC为中心模数转化芯片，运用以太网技能作 为数据传输协议，规划了高速数据采集卡处理方案。数据采集卡的中心操控芯片是Xilinx公司的Virtex-5系列 的FPGA，首要完结整个采集卡的装备、存储设备以及以太网的接口，触发逻辑和测频逻辑规划。高速数据采集卡最高
图1 体系全体结构图
规划采样率可到达212.5MSPS，采样精度12-bit，具有高输入规模、512MB深存储容量等特性，具有多种触发形式、频率 检测等功用。
高速采集卡体系的面板上总共有6个接插件， 分别为 CH0、CH1、TRIG、CLK In、CLK Out、AUX I/O。CH0和 CH1是两路模仿输入接口，TRIG是外部触发接口，CLK In 和CLK Out是外部输入时钟和输出参阅时钟的接口，AUX用 于软件测验阶段装备信息传输。
体系大致分为如下几个模块：两路模仿通道、触发模 块、时钟模块、电源模块、数据获取模块、抽取模块、板载 存储模块、以太网接口、信号输入输出模块和板载存储模块 等。其间数据获取模块、抽取模块、信号输入输出模块、部 分存储模块和部分以太网接口等多个功用模块在FPGA内部 通过可编程逻辑门阵列完成，体系结构如图1所示。
体系硬件规划中各功用模块的首要功用为：
1、两路模仿通道 该模块首要指从双通道模仿信号的输入到ADC模数转
图2 FPGA数字电路原理框图
换器的部分，因为存在多种满量程输入规模和笔直偏置，因 此输入的模仿信号需求通过模仿调制，调制进程包含输入阻 抗的匹配、耦合方法、扩大衰减、原始信号调零与笔直偏置 等。通过一系列的电路调制，终究在进入ADC之前将多种 模仿满量程根本统一到同一个电压等级上。因为项目要求12-bit分辩率，并考虑规划余量，所选的ADC应大于12-bit分 辨率。
图3 嵌入式逻辑分析仪抓取ADC通道1信号波形
图4 DDR II SDRAM读操作仿真图
2、触发模块 触发模块完成外部触发和通道触发，可通过编程完成
触发源的切换。外部输入的触发信号可通过DAC和比较器电 路通过比较发生。通道触发可通过模仿输入通过调制之后进 入ADC之前的信号引进比较，发生触发信号。
3、时钟模块
时钟模块首要需求规划板载时钟电路和FPG A时钟电 路， 挑选适宜的VCXO作为时钟源， 与外部输入时钟通过 PLL和时钟分发发生适宜的时钟用于ADC采样和FPGA对数 字信号的获取。
4、电源模块 电源模块分为模仿电源部分和数字电源部分，大都电源芯片供货商对FPGA及其外围电路电源规划都有引荐电源 模块及规划辅导，模仿电源部分要考虑一颗电源芯片带动多 个芯片作业，驱动电流和功耗都是规划中需求留意的问题。
5、板载存储模块 规划要求单通道512MB的存储深度，由存储深度及数据流的传输速度，考虑运用双倍数据率的SDRAM完成，两
路模仿通道共需1GB的存储量，至少需求1GB的存储单元。
2 FPGA数字逻辑规划
FPGA的规划首要包含各芯片操控模块、DDR II SDRAM 存储接口规划、以太网数据传输接口规划、触发操控规划和 测频计数逻辑规划五部分。整个FPGA数字电路原理框图如 图2。A D C 是 系 统 采 样 的 核 心 器 件 ， 选 用 A D I 公 司 生 产 的
A D 9 6 4 3 ， 它 是 一 款 双 通 道 、 1 4 位 、 采 样 速 率 最 高 达 2 5 0MSPS的模数转化器，运用三线SPI协议来装备寄存器。每 行存储器映射寄存器表有8-bit空间。存储器映射分为三部 分：芯片装备寄存器（地址0x00~0x02）、通道索引和传输 寄存器（0x05、0xFF）、ADC功用寄存器，包含设置、操控 和 测 试 （ 地 址0x08~0x59）。 表 1 列 出 了 需 要 手 动 修 改 的 非 默 认 值 寄 存 器 及 修 改值 。 其 他 寄 存器 都 保 持 默 认装备不变。
通过嵌入式逻辑分析仪Chipscope验证ADC装备的正确 性，输入的测验信号为600mVpp的周期性正弦模仿信号，频 率为5MHz，通过通道1调理到±1V电压规模后，进入ADC 前参加-40mV的直流偏置。
运用嵌入式逻辑分析仪抓取信号如图3。通过核算可知 进入ADC前的模仿信号为523mVpp，并参加了-40mV的直流 偏置。换算成14-bit数字量分别为4890和-370，而依据逻辑分 析仪抓取的信号Max=2045，Min=-2806核算可得对应的数字 量分别为4850和-380，差错规模到达了规划要求。
存储器操控器状态机运用的初始化次序遵从 DDR I I SDRAM 标准规范。接口需契合存储器的电压要求。因此在 通过固定过程的初始化后，操控器进入闲暇形式，等候读写 操作。如图4是DDR II SDRAM存储设备操控器的读操作的仿 真完成。
