咱们现已使用绝妙的数学家思想方法来了解失谐和增益失配引起的杂散起伏，现在让咱们使用它来量化时序失配引起的杂散水平。经过之前的谈论，咱们知道时序失配引起的杂散呈现在fS/2 ± fin，该方位与增益失配杂散呈现的方位相同。
谈论的成果留下的信息告知咱们，fS/2 ± fin方位处有多少杂散源自增益失配，有多少杂散源自时序失配。这很重要，由于在交织时，它使咱们能够判别哪种失配引起的费事最大。期望咱们不会落到两种失配均十分糟糕的地步，不过，起先企图交织时，这并不是咱们要重视的。咱们需求在规划进程一开端就努力使失配最小。
因而，让咱们再次以数学家的思想方法，探求其间的数学，看看怎样核算时序失配在fS/2 ± fin处引起的杂散起伏。我想咱们很快就要从数学家的思想方法转化回来，以工程师方法考虑问题，不过稍安勿躁，让咱们再等一会。
现在看看核算，了解时序失配将引起多大的杂散。调查下面的公式1，其间ωA是模仿输入频率，ΔτE是时序失配。
现在，考虑一个双通道器材的两个14位250MSPS ADC之间存在典型的时序失配。典型值可能是1ps左右。将该值代入公式1，得到下式：
这一成果至少比咱们第一次看到增益失配的成果时更令人鼓舞! 1ps的时序失配将在fS/2 ± fin处发生70dBc的交织杂散。这刚好与大多数使用能够容许的最大杂散水平差不多。关于交织ADC，无杂散动态规模(SFDR)标准明显仍将以它为主。
二次和三次谐波以及任何其他杂散输出很可能小于70dBc。现在看看怎样才干超越70dBc水平。咱们期望下降它，由于有些使用需求80到90 dBc的无杂散动态规模。下面的图1显现了时序失配杂散的起伏与时序失配(单位为ps)的联系。
时序杂散与时序失配的联系(交织式14位ADC)
此图说明晰几件工作。与增益失配曲线类似，杂散起伏大致呈指数式下降，一旦失配挨近10ps，杂散起伏曲线便开端变得近似平整。它还告知咱们，为了将杂散起伏控制在90dBc规模内，有必要让时序失配变得十分小(fs规模)。由此咱们能够了解，两个ADC之间的时序匹配有必要到达多么高的精度。要知道，飞秒(fs)但是十分之小!
但是，跟着工艺技能缩小且匹配技能改进，下降交织ADC之间的时序失配变得相对更简单。留意，布局仅仅整个拼图中的一块。当今的高速ADC已到达千兆采样规模，需求采纳某种校准办法，使时序失配下降到fs规模。这说明仍有期望，咱们只需规划出一个杰出的校准计划即可下降失配。咱们有望在不久从高层次上谈论某些主张的计划，除非咱们的谈论和问题把咱们带到其他地方。
所以这种数学家思想方法就能够派上用场了。有时候，咱们工程师需求经过这种方法，然后能够了解咱们在工程范畴遇到的问题。走运的是，咱们的思想方法还能够转化回来，享用工程规划之乐。别忘了要不时地换种方法考虑，欢迎持续提出定见和问题。
