摘要：以全数字化信号发生和数字波束构成处理为根底的数字化阵列雷达已成为今世相控阵雷达技能发展的一个重要趋势，本文针对现代数字化阵列雷达对多通道数据收集和实时处理的需求，规划了一种依据FPGA的多通道实时阵列信号处理体系。可完结对20通道的中频数据收集，实时波束组成和数据传输功用，试验成果表明体系作业安稳、功用杰出，具有杰出的信噪比和通道一致性。
跟着数字信号处理技能的不断进步和相应处理才能的不断进步，数字化阵列雷达以其动态规模大、扫描波束多、规划灵活性高的特色，现已逐渐替代传统模仿阵列雷达成为高功用阵列雷达的首要研讨方向。数字化阵列雷达需求将各个阵列天线接纳的信号经过模仿下变频后经过AD采样并在数字域内进行信号处理，其典型的信号处理的方法包括数字波束构成(DBF)技能和波达方向估量(DOA)技能等。关于数字阵列雷达而言，对模仿下变频后的信号完结多通道数据收集、数据处理和传输是体系的要害部分，对处理体系的同步功用、通道间幅相一致性均提出了很高要求，如进行DBF处理中通道间的不一致性将会影响波束组成后天线的方向图的特性，使增益下降、旁瓣电平升高。一起数字阵列雷达需求对各个通道收集下的数据实时地完结信号处理和数据传输功用，对处理体系的实时处理才能和信号吞吐才能提出了必定应战。
本文介绍了一种针对DBF处理的多通道阵列信号处理体系的规划方案，以Xilinx的XC7K325T FPGA为中心，完结了20通道的中频数据收集，并在FPGA内完结数字波束组成功用，能够一起完结8个波束指向的组成，并且将组成后的数据经过 RapidIO成果传输至实时处理机进行进一步的处理。
1 体系规划原理和组成
本体系由数据收集模块和波束组成与传输模块两部分组成，体系框图如图1所示。
20路模仿中频输入经过SSMC连接器输入，由5片四通道A/D芯片AD9653采样后，经过LVDS接口串行输出到到FPGA的ISERDES输入模块中完结串并转化，并在FPGA内完结数字下变频、I/Q改换、低通滤波以及数字波束组成功用。波束组成后的数据在FPGA中封装成RapidI/O协议的数据帧，经过QSFP接口传输至相应的信号处理体系或存储记载体系中。数字波束组成及数字切副瓣处理中需求的权值由上位机经过RS-422接口输入到 FPGA。一起软件部分还可供给起伏和相位补偿参数接口。FPGA外接1个256MBx16bit的DDR3 SDRAM，以缓存必定量的原始数据和波束组成处理后的数据。
1.1 数据收集模块规划
数据收集模块是体系规划的要害部分和首要困难地点，该模块需求完结20通道的数据收集，并在确保信噪比的一起使AD各通道间串扰和通道间的不一致性尽可能低。这需求在AD的选型、AD前端耦合电路规划，AD电源的去耦和滤波，PCB布局布线等方面做精心的规划。考虑到本模块中数据收集部分中通道数量多，与运用许多个单通道ADC比较，运用单片内多通道ADC具有进步体系集成度、下降体系施行难度、削减体系功耗等许多优势，在经过初期调研和选型后，决议选用 ADI公司的4通道、16bit、高速ADC—AD9653。
AD9653首要功用目标如下：
采样通道数：4
最大采样率：125 Msps
模仿带宽：650 MHz
位数：16 bit
信噪比：76.5 dBFS
无杂散动态规模：90 dbc
针对本模块中要求的20路中频数据收集，运用5片AD9653即可满意需求，极大地简化了体系规划。其优胜的信噪比和动态规模可满意绝大部分中频接纳机对采样精度的要求。
在选定AD芯片的一起，需求依据AD所要求到达的信噪比选定相应的时钟分发芯片，这是因为AD的信噪比不只由AD自身及其外围电路决议，也和AD输入时钟的颤动有关。图2显现了抱负ADC输入时钟颤动与信噪比的联系，经过ADC位数和输入时钟颤动两条线的交点处确认给定模仿输入信号频率时ADC最多可容忍的总时钟颤动量，即考虑颤动要素的具有无限的分辨率的抱负ADC的信噪比
，SNRided 应大于等于指定位数的抱负ADC的量化噪声SNRbit=6.02N+1.76，关于16位ADC，其量化噪声为98dBFS，能够得到在输入时钟颤动小于50fs的状况下，ADC的信噪比不会发生恶化。但现在受时钟分发芯片功用的约束，现在时钟扇出超越5路的时钟分发芯片可到达的最小颤动都超越 50fs，故本规划中选用用于要求低颤动的高速运用的时钟分发芯片ADCLK948，时钟颤动为75fs，最大输出频率4.8 GHz，以最大程度的确保ADC的有效位数尽可能少的收到时钟颤动的影响。
因为AD9653选用差分输入，而中频接纳机输出为单端信号，故选用高频变压器耦合方法完结单端信号到差分信号的转化，变压器耦合前端能够驱动较高频率而无显着的插入损耗，多匝比率变压器还能供给无噪声增益，相关于运用运放进行耦合有显着的优势。为确保模仿输入信号的信号完整性，需求在变压器的副边进行端接，关于匝数比为1：1的变压器而言，为了取得在原边侧50 Ω的阻抗，需考虑变压器的插入损耗和回波损耗，依据回波损耗
核算出副边所需求的匹配的阻抗巨细。在进行PCB布线时需确保单端模仿信号到高频变压器的走线尽可能短，使其赶快转化为差分信号，进步信号的抗搅扰功用。
AD芯片的电源部分是体系噪声基底的重要影响要素，为了减小从电源部分引进的噪声每个电源管脚和地之间均参加多个不同容值退耦电容进步电源按捺比，在 PCB中尽量接近供电管脚放置。为了减小不同容值的电容并联后发生的反谐振影响电容的去耦功用，在不同容值的电容间串联铁氧体磁珠，构成pi型滤波电路。为了尽可能旁路高频噪声，在接近模仿电源管脚处放置运用了在高频段有很高插入损耗的三端子穿心电容。在PCB叠层规划时让电源平面层和地平面层尽量接近，经过平面层之间的层间耦合%&&&&&%使得PCB自身具有高频去耦才能，进一步进步电源部分的抗搅扰才能。
一起AD芯片的数字电源和模仿电源分隔供电，各片ADC芯片的模仿电源也选用独自供电，然后减小数字端对模仿端的搅扰和芯片间的串扰，进步通道间的隔离度。
1.2 波束组成与传输模块规划
体系的信号处理、传输流程如图3所示，FPGA中ISerdes模块完结对经过LVDS接口输入的AD采样信号的串并转化，转化得到16 bit位宽的数字信号;DDC模块对每个通道的中频信号进行数字下变频和低通滤波处理得到正交基带信号(I、Q两路);DBF模块对16路信号进行数字波束组成，一起完结8个方向的数字波束组成;Rapid IO模块将8路数字波束组成后的信号经过QSFP接口传输至实时处理机完结信号的进一步处理或存储。
图4为数字下变频模块信号处理框图。首要模块包括：数字本振生成，IQ混频，低通滤波。数字本振由的DDS IP核完结，输出16 bit位宽的正交的单点频信号，20路AD采样后中频输入信号可共用一个数字本振。输入信号与本振发生的两路正交信号经过数字乘法器相乘后即可得到信号的同相支路和正交支路，经过数字滤波器进行低通滤波后即可得到正交解调后基带信号。
因为本体系中因为基带信号带宽为4 MHz，而采样率为40 MHz，若将基带信号悉数进行波束组成处理和上传，对FPGA的数据处理才能和数据吞吐量都形成很大压力，依据采样定理，可对过采样信号进行抽取以下降数据量并且不丢失信号中的信息。本体系对低通滤波后的数据进行4：1抽取后送入波束组成模块。20路I/Q信号别离与对应方向的复系数相乘累加得到一个方向的数字波束。
因为体系需求一起完结8个波束指向的组成，假如直接核算一共需求在FPGA内运用20*8=160个复乘器，相当于160*4=640个乘法器资源，资源耗费超越XC7K325T中乘法器资源的80%。因为抽取后基带I/Q信号的数据率只要10 MHz，而FPGA体系时钟可远高于此，故可经过对乘法器进行时分复用处理体系乘法器资源耗费过大这个问题。核算一次复数乘法需求两个体系时钟周期，考虑到乘法器的延时，当FPGA体系时钟为160 MHz时，4路基带I/Q信号时分复用一个复乘法器，20路一共需求5个复乘器，组成8路波束信号共需40个复乘器，一个复乘器包括两个乘法器，所以DBF单元终究完结共需乘法器80个，极大地缓解了FPGA内乘法器资源的压力。
本体系需求将8个波束指向的波束组成成果一起进行上传，每一指向数据位宽为16Bit，总数据率到达2.5 Gbps。若运用传统的并行线缆传输，则需求百余根信号线，不利于体系的集成和安装，而运用LVDS接口传输，单路数据率一般不超越1 Gpbs，需求多路传输才可满意要求。故本体系中挑选了选用高速串行通讯中常用的Rapid IO协议，协议单通道速率理论上最高可达6.25 Gbps。并选用了一起具有4路光纤接口的QSFP模块，4个通道最高速率理论上可达4*6.25 Gb=25 Gb/s，因为Rapid IO协议选用8B/10B编码，并考虑到编码开支以及一些包头开支，4个通道实践传输速率最高可达为20 Gb/s。本体系中运用了两个QSFP接口，可依据实践运用需求向与实时处理机上传数据的一起同其他模块(如高速存储模块)进行数据传输，增强了模块运用的灵活性。
2 体系功用测验
数据收集体系是实时信号处理体系的根底，衡量数据收集体系的目标包括其静态功用和动态功用。关于阵列信号处理而言，因为动态功用首要描绘了ADC采样和重现模仿信号的才能，直接影响后续信号处理的精度，故而对动态特性的目标更为注重。多通道数据收集体系除了一般动态功用中重视的有效位数、无杂散动态规模等目标，对各个通道的一致性也需进行测验。
本体系测验中选用FFT法对收集体系的有效位数和幅相一致性进行测验，信号源输出51 MHz，起伏以经过功分器后起伏到达-1 dBFS左右为准，测验信号由安捷伦8648B信号源发生;功分器输出信号经过带通滤波器(通带规模47.5～52.5 MHz)以削减信号源噪声对测验成果的影响。ADC采样的数据在FPGA内完结传兵转化后，可在ChipScope中调查并导出。对导出的数据做FFT，在(0，N/2)区间内寻觅功率谱的峰值点，即为信号功率Psignal。因为前端运用了带通滤波器，故在核算有效位数时噪声功率是能够为在滤波器阻带规模内的噪底是ADC及其前端电路发生的噪声，故核算噪声时由一段阻带规模内的噪声得到噪声功率的平均值，将噪声功率的平均值乘以N/2得到噪声功率 Pnoise，并依据
核算出AD的有效位数。
FFT核算时还需留意切断误差的影响，切断会使谱分析精度受到影响。假如时域信号是周期性的，而切断又按整周期取数，信号切断不会发生问题，因为每周期信号都能代表整个周期信号改变状况。这便是所谓的相干采样。采纳相干采样的方法，需求正确地挑选测验信号频率，使时域样本正好包括整数个周期的信号，能够彻底消除频谱走漏的影响。下式是相干采样要满意的条件：
公式中Mc为记载期间正弦周期的整倍数，M为在采样的样本数，M和Mc互为素数。fin为输入正弦测验信号的频率，fs为采样频率。运用相干采样是最抱负的处理方法，能够防止频谱走漏。
有效位数测验成果如图5所示。
对ADC的多通道一致性首要重视其起伏一致性和其推迟(相位)一致性，道ADC的起伏一致性是指在相同的正弦波输入下，因为ADC前端电路的差异、不同片 ADC和同片ADC不同通道之间差异形成的ADC收集成果幅值的差异。测验中别离求取信号的功率谱密度，在各自的功率谱中找到最大值点。设从两个通道中得到的最大值点别离为和，则起伏一致性为：△G=20logA2/A1。
而其推迟(相位)一致性是指ADC收集成果相位的差异，影响信号相位的要素有两个，别离是通道推迟和附加相位，设通道推迟为，附加相位为θ。因为对正弦信号而言，无法区别相位改变是哪种要素引进的，在正弦信号作为测验信号时，考虑到不同ADC的作业差异也首要体现在实在采样时间和采样时钟的推迟差不同，因而使用正弦信号作为测验信号时，疏忽附加相位θ，即以为只要通道推迟τ。测验中使用时域推迟和频域相位的对应联系，即：x(t- τ)←→X(j2πf)exp(-2πfτ)从频谱中读取正频谱部分最大值点的相位φ+，则推迟量为：
3 定论
本文介绍的体系具有杰出的功用，完结了阵列信号处理算法的实时处理。测验成果表明，收集体系不只具有高达11.5bit的有效位数，并且还具有低至200p的通道延时差，功用目标彻底符合规划要求，为信号的实时处理奠定了根底，已在某雷达接纳机傍边得到了成功运用。
