多年来，对芯片外部DDR SDRAM的拜访已经成为SoC规划的一个不可分割的部分。当考虑DDR IP时，SoC规划师面对的一个挑选是自己做IP仍是从第三方IP供货商那里取得授权。
正如大大都IP相同，挑选DDR接口IP的规范包括面积、功耗、功用和功用。跟着更多的功用和运用被集成到SoC之中，CPU所需的处理才能和其它处理功用也有必要相应地进步。与处理才能进步携手并进的一般是DDR带宽需求的进步，因而功用便成为了挑选DDR IP的最重要规范。
起先，DDR SDRAM被规划成现在架构的一个首要原因是为了满意咱们熟知的DDR SDRAM体系结构要求。它的首要意图便是发明一种小尺度和引脚数量少的低本钱片外存储器。SDRAM的存储单元十分小，它们由单通道栅极晶体管和贮存电荷的电容构成。该接口经过同享相同的、用于读写的总线和辨明队伍的地址引脚来下降运用的引脚数量。尽管完成低本钱这一首要方针得以完成，但它导致了一种不能以高效的方法进行随机寻址的芯片外存储器架构。为习惯数据写入或从SDRAM读出的低功率，SoC需求运用一个控制器来办理对DDR SDRAM的拜访。当今绝大大都存储器控制器都会考虑DDR SDRAM的低效性，而且企图重组到DDR SDRAM的指令，以将无效指令数量减至最少，并进步SoC拜访SDRAM的功率(带宽)。
DDR SDRAM控制器传统上经过运用一个先入先出(FIFO)架构来评价流量恳求行列(一般被称为一种前瞻性)来对流量从头排序。后来，跟着技术进步引入了一种新的DDR控制器，它充分利用了一种内容可寻址存储器(CAM)前瞻性架构来对流量从头排序。
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第1页：布景介绍
第2页：DDR SDRAM拜访特性和功率测验
第3页：DDR控制器功率比照
DDR SDRAM拜访特性
DDR SDRAM芯片内包括多个独立的存储体(Banks)—典型的是8个存储体，如图1所示。每个存储体能够处于搁置、活泼或许顺次充电的状况。经过一个“激活”指令能够“翻开”一个搁置bank，并将规则行的数据读进一个感知放大器阵列中，它存储了一切读写操作期间的数据。
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这个进程需求一些时刻，并导致在从任何给定行中读取数据前就添加了开支。拜访存储于读出放大器中的数据的速度会更快。此外，每条读/写指令在行内运用一个列地址来拜访数据。
若存储控制器想要拜访一个不同的行，它有必要首先让该存储体的读出放大器返回到一个搁置状况，预备去读出下一行。这被称作“预充电”指令，或许“封闭”这一行。在该存储体彻底变成搁置状况以便于在能够承受另一个激活指令之前，有一段有必要清空的最短时刻。
拜访时刻从最长到最短，分为如下的层级：
1,在另一不同的行被翻开时，拜访一行(要求处于翻开的行先被封闭，另一个新的行才被翻开)
2,拜访一个处于封闭的行(要求该行被翻开)
3,拜访当时被翻开的行除了拜访时刻之外，存储控制器的完成还有许多其它时序考虑要素(如：改写、断电和初始化)。例如：将存储子体系从读状况转变为写状况，或许从写状况转变为读状况，会形成与接口总线转换方向相关的推迟。假如发生次数太多，就会下降数据从SDRAM移进和移出的全体功率。
丈量功率
数据传输功率是经过一个存储器接口的可用数据传输带宽数值的一种衡量。功率一般由一种特定的存储器接口完成方法的理论最大存储器传输带宽的一个百分比来表明。
例如，假如一个DDR3SDRAM是八位宽度，作业在800MHz时钟，那么理论上的最大传输速率为1600Mbps。假如该SDRAM完成的均匀传输速率为800Mbps，那么该存储控制器的功率为50%。各种不同的存储控制器完成的功率一般为25%~90%。清楚明晰，一个低效的规划完成会严重影响要害体系特性，添加全体解决方案的本钱。
在某些状况下，高数据传输功率难以完成，这是因为SoC中的拜访恳求者的拜访形式是随机的。因为翻开的行具有更快的拜访时刻，假如存储器恳求大都时刻在一个翻开的行上作业，那么在这些拜访期间就能够完成理论上的最大带宽。假如存储器拜访是杂乱涣散的，那么或许很难再次拜访到相同的行，导致了去拜访不同的行更长的拜访时刻，因而缩短了均匀拜访时刻，下降了全体的数据传输速率。很显然，假如一个存储控制器能够评价流量形式和发现一种以更高效的方法给操作排序的或许性—如调集在一起成组地拜访相同的存储行，而不是只是按照存储拜访的恳求次序来履行它们，或许为高优先级数据供给快速拜访—那么就能够减小低功率流量形式所带来的影响。一个能够并特别拿手办理随机流量的DDR存储控制器能够明显地进步功率。
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第3页：DDR控制器功率比照
DDR控制器功率比照
图2展现了由一个根据FIFO的DDR控制器的功率剖析，数据成果来自于商场基准研讨。这些实例形式代表了三种不同的流量类型，分别被符号为形式_80_20、形式_50_50和形式_20_80。符号的命名代表了形式的类型：标签中第一个数字代表接连或递加拜访的百分比，第二个数字代表随机拜访的百分比。跟着随机部分的百分比从20%增长到80%，功率则如预期相同下降。形式中的接连部分为针对一个翻开页的流量恳求，这是规划的最佳状况，供给了最高的功率。流量的随机部分抑或是对一个封闭页的拜访，或许是对一个带有不同翻开页的存储体的拜访恳求。经过深入剖析，形式_20_80的功率大约为55%，形式_50_50的功率大约为60%，而形式_80_20的功率能够到达75%。
图3说明晰一个根据CAM的DDR控制器在履行这三种相同形式时发生的功率成果。带有32个条意图CAM的功率大于或许等于根据FIFO的DDR控制器的功率成果，而具有64个条意图CAM的功率成果则显着更高。带有64个条意图根据CAM的DDR控制器在形式_80_20下功率成果为挨近98%，形式_50_50为80%，形式_20_80为65%。这表明晰相对于根据FIFO的控制器，根据CAM的架构在功率上完成了明显的进步—这意味着进步了带宽。
因为DRAM的存储体(Bank)架构，规划师曩昔不得不很困难地分配到DDR SDRAM的存储空间拜访，以使SoC循环读写8个可用的存储体。在多种形式下循环拜访存储体可使控制器作业在存储体架构范围内，以供给合理的功率。但是，一些SoC体系并没有在不同存储体和DDR控制器之间定时发送循环数据流，而这正是根据CAM架构的控制器足以担任的。根据CAM的架构能够调整整个指令序列，乃至为了更高的功率能够将最随机的流量形式从头排序。
随机形式1和随机形式2是两种不同品种的十分随机的数据流，但它们不在各存储体间循环。随机/接连形式将随机形式与类似的接连形式结合在一起，并运用到那些在以上比如讨论过的状况中。在图4中，FIFO_CTL的功率在随机/接连形式下有所进步，但是在图中能够看到根据CAM的控制器的一切形式得到的功率数值均比FIFO_CTL的功率高出许多。
